JPH04219971A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04219971A JPH04219971A JP2413859A JP41385990A JPH04219971A JP H04219971 A JPH04219971 A JP H04219971A JP 2413859 A JP2413859 A JP 2413859A JP 41385990 A JP41385990 A JP 41385990A JP H04219971 A JPH04219971 A JP H04219971A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特にスタティックＲＡＭのメモリセルアレイ周辺部に
位置する回路のレイアウトに関するものである。
、特にスタティックＲＡＭのメモリセルアレイ周辺部に
位置する回路のレイアウトに関するものである。
【０００２】
【従来の技術】図３は例えばアイ・イ・イ・イー イ
ンターナショナル ソリッド ステイトサーキッツ
カンファレンス １９９０年 ダイジェスト
オブ テクニカルペーパズ １３２頁〜１３３頁
図３（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅ
ｒｅｎｃｅ １９９０， ＤＩＧＥＳＴ ＯＦ ＴＥＣ
ＨＮＩＣＡＬ ＰＡＰＥＲＳ，Ｐ．１３２ 〜１３３，
Ｆｉｇｕｒｅ ３）に示されたスタティックＲＡＭの
ビット線周辺の読み出し系回路の構成を示すブロック図
である。図において、１はメモリセル、２はビット線対
、３は上記ビット線対２の充電もしくはイコライズを行
うビット線負荷、４はワード線、５は上記ワード線４の
選択、駆動を行うＸデコーダ回路、８はデータ線対、６
は上記ビット線対２と上記データ線対８間のデータの伝
達を制御するトランスファゲート対、７はＹデコーダ回
路、９はセンスアンプ、１０はデータ線である。
ンターナショナル ソリッド ステイトサーキッツ
カンファレンス １９９０年 ダイジェスト
オブ テクニカルペーパズ １３２頁〜１３３頁
図３（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅ
ｒｅｎｃｅ １９９０， ＤＩＧＥＳＴ ＯＦ ＴＥＣ
ＨＮＩＣＡＬ ＰＡＰＥＲＳ，Ｐ．１３２ 〜１３３，
Ｆｉｇｕｒｅ ３）に示されたスタティックＲＡＭの
ビット線周辺の読み出し系回路の構成を示すブロック図
である。図において、１はメモリセル、２はビット線対
、３は上記ビット線対２の充電もしくはイコライズを行
うビット線負荷、４はワード線、５は上記ワード線４の
選択、駆動を行うＸデコーダ回路、８はデータ線対、６
は上記ビット線対２と上記データ線対８間のデータの伝
達を制御するトランスファゲート対、７はＹデコーダ回
路、９はセンスアンプ、１０はデータ線である。
【０００３】次に読み出し時の動作について説明する。
メモリセル１の選択は、Ｘデコーダ回路５、Ｙデコーダ
回路７が同時選択状態になった時に実現する。この時、
ワード線４はハイレベルにあり、またトランスファゲー
ト対６はビット線対２とデータ線対８を電気的に接続さ
れた状態にする。これによりメモリセル１に蓄えられて
いたデータはビット線対２、データ線対８を経て、セン
スアンプ９に伝達され、これにより増幅された信号がデ
ータ線１０に伝えられる。データ線１０は出力バッファ
（図示せず）に接続されチップ外部にデータが出力され
る。
回路７が同時選択状態になった時に実現する。この時、
ワード線４はハイレベルにあり、またトランスファゲー
ト対６はビット線対２とデータ線対８を電気的に接続さ
れた状態にする。これによりメモリセル１に蓄えられて
いたデータはビット線対２、データ線対８を経て、セン
スアンプ９に伝達され、これにより増幅された信号がデ
ータ線１０に伝えられる。データ線１０は出力バッファ
（図示せず）に接続されチップ外部にデータが出力され
る。
【０００４】一方、上記メモリセル１が選択されない場
合、従ってＸデコーダ回路５もしくはＹデコーダ回路７
、ないし両回路５，７が非選択状態にある場合、メモリ
セル１の記憶データはデータ線対８に伝達されず、この
時、選択状態にある他のメモリセル（図示せず）の記憶
データのみがデータ線対８に伝達される。図４は上記図
３の回路ブロックの物理的な配置の１例を示した図であ
る。ここではｎカラムｍロウのメモリセルアレイを持つ
スタティックＲＡＭを例にしている。１１，１２，２１
，２２はそれぞれ長方形の形を持つメモリセルアレイの
四隅のメモリセルを示しており、１１は１カラム１ロウ
目のメモリセル、１２は１カラムｍロウ目のメモリセル
、２１はｎカラム１ロウ目のメモリセル、２２はｎカラ
ムｍロウ目のメモリセルである。１５，２５，１７，２
７は上記各セルを選択するためのＸ及びＹデコーダ回路
の配置を示しており、１５は１ロウ目のＸデコーダ回路
、２５はｍロウ目のＸデコーダ回路、１７は１カラム目
のＹデコーダ回路、２７はｎカラム目のＹデコーダ回路
である。また、この例では各カラムのビット線負荷１３
，２３及びトランスファゲート対１６，２６は各カラム
をはさむ形で配置されており、１３は１カラム目のビッ
ト線負荷、２３はｎカラム目のビット線負荷、１６は１
カラム目のトランスファゲート対、２６はｎカラム目の
トランスファゲート対である。
合、従ってＸデコーダ回路５もしくはＹデコーダ回路７
、ないし両回路５，７が非選択状態にある場合、メモリ
セル１の記憶データはデータ線対８に伝達されず、この
時、選択状態にある他のメモリセル（図示せず）の記憶
データのみがデータ線対８に伝達される。図４は上記図
３の回路ブロックの物理的な配置の１例を示した図であ
る。ここではｎカラムｍロウのメモリセルアレイを持つ
スタティックＲＡＭを例にしている。１１，１２，２１
，２２はそれぞれ長方形の形を持つメモリセルアレイの
四隅のメモリセルを示しており、１１は１カラム１ロウ
目のメモリセル、１２は１カラムｍロウ目のメモリセル
、２１はｎカラム１ロウ目のメモリセル、２２はｎカラ
ムｍロウ目のメモリセルである。１５，２５，１７，２
７は上記各セルを選択するためのＸ及びＹデコーダ回路
の配置を示しており、１５は１ロウ目のＸデコーダ回路
、２５はｍロウ目のＸデコーダ回路、１７は１カラム目
のＹデコーダ回路、２７はｎカラム目のＹデコーダ回路
である。また、この例では各カラムのビット線負荷１３
，２３及びトランスファゲート対１６，２６は各カラム
をはさむ形で配置されており、１３は１カラム目のビッ
ト線負荷、２３はｎカラム目のビット線負荷、１６は１
カラム目のトランスファゲート対、２６はｎカラム目の
トランスファゲート対である。
【０００５】
【発明が解決しようとする課題】従来のスタティックＲ
ＡＭのメモリセルアレイ周辺の各回路は以上のように配
置されており、このため、Ｘデコーダ回路５の幅は１つ
のメモリセルのビット線方向の長さで制限され、またＹ
デコーダ回路７やビット線負荷３、トランスファゲート
対６のようにカラムの両端に各カラム毎に配置される回
路の幅は１つのメモリセルのワード線方向の長さで制限
されることになる。
ＡＭのメモリセルアレイ周辺の各回路は以上のように配
置されており、このため、Ｘデコーダ回路５の幅は１つ
のメモリセルのビット線方向の長さで制限され、またＹ
デコーダ回路７やビット線負荷３、トランスファゲート
対６のようにカラムの両端に各カラム毎に配置される回
路の幅は１つのメモリセルのワード線方向の長さで制限
されることになる。
【０００６】一般にメモリデバイスの大容量化を図るに
は、メモリセルサイズの縮小が必要とされる。従ってメ
モリセルアレイ周辺に配置される上記各回路の回路パタ
ーンの自由度は大幅に制限され、パターン作成がより困
難なものとなってきている。
は、メモリセルサイズの縮小が必要とされる。従ってメ
モリセルアレイ周辺に配置される上記各回路の回路パタ
ーンの自由度は大幅に制限され、パターン作成がより困
難なものとなってきている。
【０００７】また、スタティックＲＡＭの高速化を図る
場合、カラムセンス方式は有効な１手段である。図５に
カラムセンス方式を採用した場合のビット線周辺の読み
出し系回路の構成図及び図６に上記図５の物理的配置の
１例を示した図を示す。これらの図において、図３，図
４と同一符号は同一又は相当部分を示し、１９はカラム
センスアンプ、１４は１カラム目のカラムセンスアンプ
、２４はｎカラム目のカラムセンスアンプを示している
。これらの図からわかるように、カラムセンスアンプ１
９の１辺もやはりメモリセルサイズの制限を受けること
になる。このカラムセンスアンプ１９はビット線対２の
わずかな変化を感知し、この変化をトランスファゲート
６を経てデータ線対８に高速に伝えるため、感度が良く
しかも負荷駆動能力の高い回路が必要とされている。 しかしながら十分な性能を持つカラムセンスアンプを高
集積スタティックＲＡＭに採用することは、カラムセン
スアンプの素子数やトランジスタサイズ等の面積の点か
ら考えて回路パターンの作成を行う上で極めて困難なも
のとなっていた。
場合、カラムセンス方式は有効な１手段である。図５に
カラムセンス方式を採用した場合のビット線周辺の読み
出し系回路の構成図及び図６に上記図５の物理的配置の
１例を示した図を示す。これらの図において、図３，図
４と同一符号は同一又は相当部分を示し、１９はカラム
センスアンプ、１４は１カラム目のカラムセンスアンプ
、２４はｎカラム目のカラムセンスアンプを示している
。これらの図からわかるように、カラムセンスアンプ１
９の１辺もやはりメモリセルサイズの制限を受けること
になる。このカラムセンスアンプ１９はビット線対２の
わずかな変化を感知し、この変化をトランスファゲート
６を経てデータ線対８に高速に伝えるため、感度が良く
しかも負荷駆動能力の高い回路が必要とされている。 しかしながら十分な性能を持つカラムセンスアンプを高
集積スタティックＲＡＭに採用することは、カラムセン
スアンプの素子数やトランジスタサイズ等の面積の点か
ら考えて回路パターンの作成を行う上で極めて困難なも
のとなっていた。
【０００８】さらに、Ｂｉ−ＣＭＯＳスタティックＲＡ
Ｍではバイポーラトランジスタに広い領域が必要となる
ため、駆動力が要求されている回路があるにもかかわら
ずバイポーラトランジスタの使用を制限しなくてはなら
ない等の問題があった。
Ｍではバイポーラトランジスタに広い領域が必要となる
ため、駆動力が要求されている回路があるにもかかわら
ずバイポーラトランジスタの使用を制限しなくてはなら
ない等の問題があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルアレイ周辺回路のレ
イアウトパターンの自由度を上げ、パターン作成を容易
にでき、さらにはレイアウトパターンの自由度を上げる
ことで、従来、カラムセンスアンプ、バイポーラトラン
ジスタのように面積上の理由で大きく制限されていた回
路のパターン上の制約が取り払え、これらを自由に配置
でき、高性能化を促進できる半導体記憶装置を得ること
を目的とする。
ためになされたもので、メモリセルアレイ周辺回路のレ
イアウトパターンの自由度を上げ、パターン作成を容易
にでき、さらにはレイアウトパターンの自由度を上げる
ことで、従来、カラムセンスアンプ、バイポーラトラン
ジスタのように面積上の理由で大きく制限されていた回
路のパターン上の制約が取り払え、これらを自由に配置
でき、高性能化を促進できる半導体記憶装置を得ること
を目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、Ｘデコーダ回路のようにメモリセルアレイの
ロウ方向に配置されるメモリセルアレイ周辺の回路にお
いて、その回路領域のビット線方向の長さが複数ロウの
幅を持つ様に設定するかもしくは、Ｙデコーダ回路、カ
ラムセンスアンプ、ビット線負荷のように、メモリセル
アレイのカラム方向に配置されるメモリセルアレイ周辺
の回路において、その回路領域のワード線方向の長さが
複数カラムの幅を持つ様に設定したものである。
憶装置は、Ｘデコーダ回路のようにメモリセルアレイの
ロウ方向に配置されるメモリセルアレイ周辺の回路にお
いて、その回路領域のビット線方向の長さが複数ロウの
幅を持つ様に設定するかもしくは、Ｙデコーダ回路、カ
ラムセンスアンプ、ビット線負荷のように、メモリセル
アレイのカラム方向に配置されるメモリセルアレイ周辺
の回路において、その回路領域のワード線方向の長さが
複数カラムの幅を持つ様に設定したものである。
【００１１】またこの発明に係る半導体記憶装置は、メ
モリセルアレイ周辺の回路のメモリセルアレイのロウ方
向に配置される回路，及びメモリセルアレイのカラム方
向に配置される回路において、その回路領域のビット線
方向の長さが複数ロウの幅を持つ様に設定し、かつ、ワ
ード線方向の長さが複数カラムの幅を持つ様に設定した
ものである。
モリセルアレイ周辺の回路のメモリセルアレイのロウ方
向に配置される回路，及びメモリセルアレイのカラム方
向に配置される回路において、その回路領域のビット線
方向の長さが複数ロウの幅を持つ様に設定し、かつ、ワ
ード線方向の長さが複数カラムの幅を持つ様に設定した
ものである。
【００１２】
【作用】この発明におけるメモリセルアレイ周辺部に配
置される回路では従来カラム方向に位置する回路では回
路領域の１辺が１つのセルのビット線方向の長さで、ま
たロウ方向に位置する回路では回路領域の１辺が１つの
セルのワード線方向の長さで制限されていたが、これが
複数カラムの幅に緩和されることでレイアウトパターン
の自由度が上りこれによりパターン作成が容易になる。 さらに従来、細長い領域に納めることが困難であった複
雑な回路、例えばゲート幅の大きいトランジスタ、バイ
ポーラトランジスタ等を比較的自由に配置することがで
きるようになり、素子の高性能化を図ることが可能にな
る。
置される回路では従来カラム方向に位置する回路では回
路領域の１辺が１つのセルのビット線方向の長さで、ま
たロウ方向に位置する回路では回路領域の１辺が１つの
セルのワード線方向の長さで制限されていたが、これが
複数カラムの幅に緩和されることでレイアウトパターン
の自由度が上りこれによりパターン作成が容易になる。 さらに従来、細長い領域に納めることが困難であった複
雑な回路、例えばゲート幅の大きいトランジスタ、バイ
ポーラトランジスタ等を比較的自由に配置することがで
きるようになり、素子の高性能化を図ることが可能にな
る。
【００１３】
【実施例】図１はこの発明の一実施例による半導体記憶
装置において、スタティックＲＡＭのメモリセルアレイ
及びその周辺回路の配置を示すブロック図である。ここ
では２カラム分のＹデコーダ系回路とカラムセンスアン
プを２カラム分の幅を持つ領域に納める場合を考える。
装置において、スタティックＲＡＭのメモリセルアレイ
及びその周辺回路の配置を示すブロック図である。ここ
では２カラム分のＹデコーダ系回路とカラムセンスアン
プを２カラム分の幅を持つ領域に納める場合を考える。
【００１４】図において、図４と同一符号は同一又は相
当部分を示し、２０１は１及び２カラム目のＹデコーダ
系回路＋カラムセンスアンプの領域で、そのうち１０１
は１カラム目の領域、１０２は２カラム目の領域である
。２０２はｎ−１及びｎカラム目のＹデコーダ系回路＋
カラムセンスアンプの領域で、１０３はｎ−１カラム目
の領域、１０４はｎカラム目の領域である。また３１，
３２，４１，４２はメモリセルであり、３１は２カラム
１ロウ目のメモリセル、３２は２カラムｍロウ目のメモ
リセル、４１はｎ−１カラム１ロウ目のメモリセル、４
２はｎ−１カラムｍロウ目のメモリセルを示している。 ３３，４３はビット線負荷で、３３は２カラム目のビッ
ト線負荷、４３はｎ−１カラムｎのビット線負荷である
。
当部分を示し、２０１は１及び２カラム目のＹデコーダ
系回路＋カラムセンスアンプの領域で、そのうち１０１
は１カラム目の領域、１０２は２カラム目の領域である
。２０２はｎ−１及びｎカラム目のＹデコーダ系回路＋
カラムセンスアンプの領域で、１０３はｎ−１カラム目
の領域、１０４はｎカラム目の領域である。また３１，
３２，４１，４２はメモリセルであり、３１は２カラム
１ロウ目のメモリセル、３２は２カラムｍロウ目のメモ
リセル、４１はｎ−１カラム１ロウ目のメモリセル、４
２はｎ−１カラムｍロウ目のメモリセルを示している。 ３３，４３はビット線負荷で、３３は２カラム目のビッ
ト線負荷、４３はｎ−１カラムｎのビット線負荷である
。
【００１５】２０１及び２０２で示された領域内ではそ
れぞれ２つのＹデコーダ系回路、２つのカラムセンスア
ンプが配置されており、各カラムのＹデコーダ系回路＋
カラムセンスアンプ１０１，１０２，１０３，１０４の
ワード線方向の幅（図中、横方向）は２カラム分確保さ
れている。２０１，２０２の領域のビット線方向の長さ
（図中、縦方向）はメモリセルサイズに対し制限を受け
ることはなく、従って１０１，１０２及び１０３，１０
４の各バッファは２０１及び２０２の領域内でビット線
方向及びカラム方向（図中、縦及び横方向）に対し、比
較的自由なレイアウトが可能となる。この結果、レイア
ウトパターンの作成が容易に成るほか、細長い領域に納
めることが困難な回路、例えばゲート幅の大きいトラン
ジスタ、広い領域を必要とするバイポーラトランジスタ
等を比較的自由にレイアウトすることが可能となる。
れぞれ２つのＹデコーダ系回路、２つのカラムセンスア
ンプが配置されており、各カラムのＹデコーダ系回路＋
カラムセンスアンプ１０１，１０２，１０３，１０４の
ワード線方向の幅（図中、横方向）は２カラム分確保さ
れている。２０１，２０２の領域のビット線方向の長さ
（図中、縦方向）はメモリセルサイズに対し制限を受け
ることはなく、従って１０１，１０２及び１０３，１０
４の各バッファは２０１及び２０２の領域内でビット線
方向及びカラム方向（図中、縦及び横方向）に対し、比
較的自由なレイアウトが可能となる。この結果、レイア
ウトパターンの作成が容易に成るほか、細長い領域に納
めることが困難な回路、例えばゲート幅の大きいトラン
ジスタ、広い領域を必要とするバイポーラトランジスタ
等を比較的自由にレイアウトすることが可能となる。
【００１６】なお、上記第１の実施例では２カラム分の
領域例えば２０１内で各バッファ１０１，１０２がカラ
ム単位で図中上下に配置されている例について示したが
、本発明はこれに限ることなく、２カラム分の領域内で
あるなら、各カラムのバッファをいかなる配置でもって
混在させてもよく、この場合においても上記実施例と同
様の効果を奏する。
領域例えば２０１内で各バッファ１０１，１０２がカラ
ム単位で図中上下に配置されている例について示したが
、本発明はこれに限ることなく、２カラム分の領域内で
あるなら、各カラムのバッファをいかなる配置でもって
混在させてもよく、この場合においても上記実施例と同
様の効果を奏する。
【００１７】また、上記第１の実施例では２カラム分の
領域内で２カラム分のバッファを混在させることを述べ
ているが、本発明は２カラム分に特に限ることなく複数
カラム分の領域内で複数カラム分のバッファを混在させ
ても同様の効果を奏する。
領域内で２カラム分のバッファを混在させることを述べ
ているが、本発明は２カラム分に特に限ることなく複数
カラム分の領域内で複数カラム分のバッファを混在させ
ても同様の効果を奏する。
【００１８】次に本発明の第２の実施例による半導体記
憶装置を図２について説明する。この例でも２カラム分
のＹデコーダ系回路とカラムセンスアンプを２カラム分
の幅を持つ領域に納める場合を考える。図２において、
図１と同一符号は同一又は相当部分を示し、各カラムの
Ｙデコーダ系回路＋カラムセンスアンプ１０１，１０２
，１０３，１０４さらに各カラムのビット線負荷１３，
２３，３３，４３は各カラムの上下に交互に配置され、
２カラムで１組の繰返しの単位を構成している。この場
合でも、各カラムのＹデコーダ系回路＋カラムセンスア
ンプ１０１，１０２，１０３，１０４のレイアウト可能
な領域を第１の実施例と同様に２カラム分の幅まで確保
することができる。なお、この場合各カラム選択に必要
なアドレス選択信号線をカラムの両端に配置する必要が
あることは言うまでもない。
憶装置を図２について説明する。この例でも２カラム分
のＹデコーダ系回路とカラムセンスアンプを２カラム分
の幅を持つ領域に納める場合を考える。図２において、
図１と同一符号は同一又は相当部分を示し、各カラムの
Ｙデコーダ系回路＋カラムセンスアンプ１０１，１０２
，１０３，１０４さらに各カラムのビット線負荷１３，
２３，３３，４３は各カラムの上下に交互に配置され、
２カラムで１組の繰返しの単位を構成している。この場
合でも、各カラムのＹデコーダ系回路＋カラムセンスア
ンプ１０１，１０２，１０３，１０４のレイアウト可能
な領域を第１の実施例と同様に２カラム分の幅まで確保
することができる。なお、この場合各カラム選択に必要
なアドレス選択信号線をカラムの両端に配置する必要が
あることは言うまでもない。
【００１９】上記第２の実施例では２カラム分の領域で
１つの繰返し単位を構成しているが、上記第１の実施例
による構造と並用することで２カラム分に限ることなく
、偶数カラム分の領域で１つの繰返し単位を構成するこ
とができることは明らかである。
１つの繰返し単位を構成しているが、上記第１の実施例
による構造と並用することで２カラム分に限ることなく
、偶数カラム分の領域で１つの繰返し単位を構成するこ
とができることは明らかである。
【００２０】なお、上記第１及び第２の実施例はカラム
方向に位置するバッファに対して適用した例であるが、
本発明はロウ方向に位置する、例えばＸデコーダ回路に
対して適用してもよく、この場合においても同様の効果
が期待できる。
方向に位置するバッファに対して適用した例であるが、
本発明はロウ方向に位置する、例えばＸデコーダ回路に
対して適用してもよく、この場合においても同様の効果
が期待できる。
【００２１】
【発明の効果】以上のように、この発明によればメモリ
セルアレイ周辺部に配置される回路において、メモリセ
ルサイズにより制限されていた回路領域の幅をカラム方
向に配置されたバッファならば複数カラム分、ロウ方向
に配置されたバッファならば複数ロウ分の長さに拡げる
ことができるように構成したので、パターンレイアウト
が容易になり、また従来細長い領域に納めることが困難
であった複雑な回路、例えばゲート幅の大きいトランジ
スタ、バイポーラトランジスタ等を比較的自由に配置す
ることが可能となるため高性能の半導体記憶装置が得ら
れるという効果がある。
セルアレイ周辺部に配置される回路において、メモリセ
ルサイズにより制限されていた回路領域の幅をカラム方
向に配置されたバッファならば複数カラム分、ロウ方向
に配置されたバッファならば複数ロウ分の長さに拡げる
ことができるように構成したので、パターンレイアウト
が容易になり、また従来細長い領域に納めることが困難
であった複雑な回路、例えばゲート幅の大きいトランジ
スタ、バイポーラトランジスタ等を比較的自由に配置す
ることが可能となるため高性能の半導体記憶装置が得ら
れるという効果がある。
【図１】この発明の第１の実施例による半導体記憶装置
における、スタティックＲＡＭのメモリセルアレイ及び
その周辺回路の配置を示すブロック図である。
における、スタティックＲＡＭのメモリセルアレイ及び
その周辺回路の配置を示すブロック図である。
【図２】この発明の第２の実施例による半導体記憶装置
における、スタティックＲＡＭのメモリセルアレイ及び
その周辺回路の配置を示すブロック図である。
における、スタティックＲＡＭのメモリセルアレイ及び
その周辺回路の配置を示すブロック図である。
【図３】従来のスタティックＲＡＭのビット線周辺部の
読み出し系回路のブロック図である。
読み出し系回路のブロック図である。
【図４】図３に示した各バッファの配置を示すブロック
図である。
図である。
【図５】カラムセンス方式を用いた従来のスタティック
ＲＡＭの読み出し系回路のブロック図である。
ＲＡＭの読み出し系回路のブロック図である。
【図６】図５に示した各バッファの配置を示すブロック
図である。
図である。
１ メモリセル
１１ メモリセル
１２ メモリセル
２１ メモリセル
２２ メモリセル
３１ メモリセル
３２ メモリセル
４１ メモリセル
４２ メモリセル
２ ビット線対
３ ビット線負荷
１３ ビット線負荷
２３ ビット線負荷
３３ ビット線負荷
４３ ビット線負荷
４ ワード線
５ Ｘデコーダ回路
１５ Ｘデコーダ回路
２５ Ｘデコーダ回路
６ トランスファゲート対
１６ トランスファゲート対
２６ トランスファゲート対
７ Ｙデコーダ回路
１７ Ｙデコーダ回路
２７ Ｙデコーダ回路
８ データ線対
９ センスアンプ
１０ データ線
１９ カラムセンスアンプ
１４ カラムセンスアンプ
２４ カラムセンスアンプ
１０１ Ｙデコーダ系回路＋カラムセンスアンプ１０
２ Ｙデコーダ系回路＋カラムセンスアンプ１０３
Ｙデコーダ系回路＋カラムセンスアンプ１０４ Ｙ
デコーダ系回路＋カラムセンスアンプ２０１ Ｙデコ
ーダ系回路＋カラムセンスアンプのレイアウトが可能な
領域 ２０２ Ｙデコーダ系回路＋カラムセンスアンプのレ
イアウトが可能な領域
２ Ｙデコーダ系回路＋カラムセンスアンプ１０３
Ｙデコーダ系回路＋カラムセンスアンプ１０４ Ｙ
デコーダ系回路＋カラムセンスアンプ２０１ Ｙデコ
ーダ系回路＋カラムセンスアンプのレイアウトが可能な
領域 ２０２ Ｙデコーダ系回路＋カラムセンスアンプのレ
イアウトが可能な領域
Claims (2)
- 【請求項１】 メモリセルアレイの周辺部に位置する
回路であって、上記メモリセルアレイのロウ方向あるい
はカラム方向に配置される回路は、その回路領域のビッ
ト線方向あるいはワード線方向の長さが複数ロウあるい
は複数カラムの幅を持つ様に設定されていることを特徴
とする半導体記憶装置。 - 【請求項２】 メモリセルアレイの周辺部に位置する
回路であって、上記メモリセルアレイのロウ方向に配置
される回路及びカラム方向に配置される回路は、その回
路領域のビット線方向の長さが複数ロウの幅を持つ様に
設定され、かつ、ワード線方向の長さが複数のカラムの
幅を持つ様に設定されていることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413859A JPH04219971A (ja) | 1990-12-19 | 1990-12-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413859A JPH04219971A (ja) | 1990-12-19 | 1990-12-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219971A true JPH04219971A (ja) | 1992-08-11 |
Family
ID=18522414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413859A Pending JPH04219971A (ja) | 1990-12-19 | 1990-12-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402344B1 (ko) * | 1999-02-08 | 2003-10-17 | 산요덴키가부시키가이샤 | 반도체 메모리 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278268A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02246149A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路装置とその欠陥救済法 |
-
1990
- 1990-12-19 JP JP2413859A patent/JPH04219971A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278268A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02246149A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路装置とその欠陥救済法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402344B1 (ko) * | 1999-02-08 | 2003-10-17 | 산요덴키가부시키가이샤 | 반도체 메모리 장치 |
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