JPH0279291A

JPH0279291A - 半導体集積回路のタイマ回路

Info

Publication number: JPH0279291A
Application number: JP63231917A
Authority: JP
Inventors: Yoichi Suzuki; 洋一鈴木; Makoto Segawa; 瀬川　真
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-16
Filing date: 1988-09-16
Publication date: 1990-03-19
Anticipated expiration: 2011-01-29
Also published as: JPH088476B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路内部に設けられるタイマ回路
に係り、例えば半導体メモリにおけるオートパワーダウ
ンタイマ回路に使用されるものである。

（従来の技術）半導体メモリ、例えばスタティック争うンダムΦアクセ
ス拳メモリ（ＳＲＡＭ）においては、低消費電力化を図
るために、各アクセスの所要の動作後に自動的にパワー
ダウン状態に制御しており、この制御用のパワーダウン
信号のタイミングを設定するためのオートパワーダウン
タイマ（以下、ＡＰＤＴと略記する）回路が用いられて
いる。

即ち、例えば第８図（ａ）に示すように、アクセス開始
時にアドレスバッファ８１の出力の変化に同期してパル
ス発生回路８２から出力するパルスがＡＰＤＴ回路８３
のパワーダウン出力信号によりメモリ内部回路の一部（
アドレスデコーダ８４、センスアンプ８５）を非活性状
態に制御するようになっている。なお、この第８図（ａ
）のメモリにおける動作タイミングを第８°図（ｂ）に
示している。

ＡＰＤＴ回路８３の構成の一例を第９図（ａ）に示して
おり、入力信号が直接に二人力ナンド回路９１の一方の
入力になると共に、複数（°偶数）段のインバータ９２
・・・からなる遅延回路９３を介して二人力ナンド回路
９１の他方の入力になる。

このＡＰＤＴ回路８３の動作タイミングを第９図（ｂ）
に示している。

上記メモリにおいて、ＡＰＤＴ回路８３の電源電圧依存
性とメモリセルをアクセスする回路系の電源電圧依存性
とは互いに独立である。ここで、出力データラッチ回路
８６への格納時間をＴ１、ＡＰＤＴ回路８３によってア
ドレスデコーダ８４、センスアンプ８５を非活性状態に
制御する時間をＴ２で表す。

いま、例えば第１０図に示すように、電源電圧の高い領
域で７１＞’ｒ２になると、アクセスしたメモリセルデ
ータが出力されなくなり、ファンクションエラーとなる
。これを避けるために、ＡＰＤＴ回路８３によってアド
レスデコーダ８４、センスアンプ８５を非活性状態に制
御までのする時間Ｔ２を大きくして電源電圧の低い領域
でＴ１（Ｔ２となるように設定しておくと、消費電流が
増大してしまう。

特に、高速でアクセスする回路の場合、微少電位をセン
スする回路系は、電源ノイズ等の影響を受は易く、この
回路系の電源電圧依存性と前記ＡＰＤＴ回路８３の電源
電圧依存性とは異なる場合が多く、上記したようなファ
ンクションエラーの発生や消費電流の増大を招いてしま
う。

この問題を解決するために、上記したような互いに独立
な二つの回路系の電源電圧依存性を同じにすることが考
えられる。しかし、ある回路系の電源電圧依存性は、こ
の回路系を構成するトランジスタの相互コンダクタンス
ｇｍや負荷回路のＣＲ時定数等により決定され９．電源
電圧に対して単一の依存性を示すので、従来、互いに独
立な二つの回路系の電源電圧依存性を同じにするように
整合をとることは、非常に困難であった。

（発明が解決しようとする課題）本発明は、上記したようにタイマ回路の電源電圧依存性
と他の回路系の電源電圧依存性との整合をとることが非
常に困難であり、この整合をとらない場合には例えばフ
ァンクションエラーの発生や消費電流の増大を招いてし
まうという問題点を解決すべくなされたもので、タイマ
回路を各電源電圧に対して所望の遅延時間となるように
容易に調整することが可能となり、タイマ回路の電源電
圧依存性と他の回路系の電源電圧依存性との整合をとる
ことが容易になり、半導体集積回路の電源電圧に対する
マージンを広範囲にわたりて保障し得る半導体集積回路
のタイマ回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、タイマ回路を内蔵する半導体集積回路におい
て、電源電圧依存性の異なる複数個のタイマ回路が設け
られ、入力信号が上記複数個のｉイマ回路に共通に入力
し、この複数個のタイマ回路の各出力の論理和をとる論
理回路が設けられてなることを特徴とする。

（作用）電源電圧依存性の異なる複数個のタイマ回路の組み合わ
せにより、タイマ回路を各電源電圧に対して所望の遅延
時間となるように容易に調整することが可能となる。従
つて、タイマ回路の電源電圧依存性と他の回路系の電源
電圧依存性との整合をとることが容易になり、半導体集
積回路の電源電圧に対するマージンを広範囲にわたって
保障することが可能となる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、例えばＳＲＡＭにおけるＡＰＤＴ回路として
設けられたタイマ回路を示しており、このタイマ回路は
、電源電圧依存性の異なる複数個（本例では２個）のタ
イマ回路の組合わせよりなる。即ち、１は電源電圧依存
性の大きい第１のタイマ回路、２はこの第１のタイマ回
路１と共通の入力信号が入力し、この第１のタイマ回路
１よりも電源電圧依存性の小さい第２のタイマ回路、３
は第１のタイマ回路１の出力と第２のタイマ回路２の出
力との論理和をとる論理和回路である。

第１のタイマ回路１は、入力信号が直接゛に二人力ナン
ド回路４の一方の入力になると共に、複数（偶数）　段
のインバータ５・・・からなる遅延回路６を介して二人
力ナンド回路４の他方の入力になるように構成されてい
る。

第２のタイマ回路２は、入力信号が直接に二人力ナンド
回路７の一方の入力になると共に、複数（偶数）段のイ
ンバータ８・・・および股間とＶ８８電位（接地電位）
端との間にそれぞれ接続されている容量９・・・からな
る遅延回路１０を介して二人力ナンド回路７の他方の入
力になるように構成されている。

ここで、第１のタイマ回路１における遅延回路６のイン
バータ５・・・それぞれは、Ｖｃｅ電源電位とＶｓｓ電
位との中間電位（Ｖ　ｃｃ／　２　）の回路閾値Ｖｔｈ
ｌを有しているので、各ノードの電圧波形は第２図に示
すようになる。また、この場合、遅延回路６は、トラン
ジスタのみにより構成されているので、その遅延時間の
電源電圧依存性は第３図に示すように大きい。

これに対して、第２のタイマ回路２における遅延回路１
０のインバータ８・・・それぞれは、入力の立ち下がり
に対してはＶｃｅ／２より低い回路閾値Ｖｔｈ２を有し
、入力の立上がりに対してはＶｃｅ／２より高い回路閾
値Ｖｔｈ３を有しているので、各ノードの電圧波形は第
４図に示すようになり、この第２のタイマ回路２におけ
る遅延回路１０の遅延時間は第１のタイマ回路１におけ
る遅延回路６の遅延時間よりも大きくなる。また、この
場合、遅延回路１０は、トランジスタと容量により構成
されているので、その遅延時間の電源電圧依存性は１５
図に示すように小さい。

なお、第２のタイマ回路２における遅延回路１０のイン
バータ８・・・は、入力の立下がりに対してはＶｃｅ／
２より低い回路閾値Ｖｔｈ２を有するインバータと、人
力の立上がりに対してはＶ　ｃｅ／２より高い回路閾値
Ｖｔｈ３を有するインバータとを交互に繰り返すように
設けてもよい。あるいは、入力の立下がりに対してはＶ
　ｃｃ／　２より低い回路閾値Ｖｔｈ２を有するインバ
ータと、Ｖｃｅ／２の回路閾値Ｖｔｈｌを有するインバ
ータとを交互に繰り返すように設けてもよい。あるいは
、Ｖｃｅ／２の回路閾値Ｖｔｈｌを有するインバータと
、入力の立上がりに対してはＶｃｅ／２より高い回路閾
値Ｖｔｈ３を有するインバータとを交互に繰り返すよう
に設けてもよい。

上記実施例のタイマ回路によれば、第３図に示すように
遅延時間の電源電圧依存性が大きい第１のタイマ回路１
の出力と、第５図に示すように遅延時間の電源電圧依存
性が小さい第２のタイマ回路２の出力との論理和がとら
れるので、タイマ出力の電源電圧依存性は、第６図中に
実線で示すようになり、電源電圧の低い領域では′Ｉａ
１のタイマ回路１の出力により支配され、電源電圧の高
い領域では第２のタイマ回路２の出力により支配され、
全体として電源電圧依存性が調整される。

このように電源電圧依存性の異なる２個のタイマ回路の
組合わせにより、タイマ回路を各電源電圧に対して所望
の遅延時間となるように容易に調整することが可能とな
る。従って、タイマ回路の電源電圧依存性と他の回路系
の電源電圧依存性との整合をとることが容易になり、半
導体集積回路の電源電圧に対するマージンを広範囲にわ
たって保障することが可能となる。

なお、上記実施例では、電源電圧依存性の異なる２個の
タイマ回路の組合わせよりなるタイマ回路を示したが、
第２のタイマ回路２よりも電源電圧依存性の小さい第３
のタイマ回路をさらに付加し、これに共通の入力を与え
、この出力を他のタイマ回路の出力と共に論理和処理を
行うようにしても、上記実施例よりもさらに容易にタイ
マ時間の電源電圧依存性を所望通り設定することができ
る。

第７図は、前記実施例に比べてより長いタイマ時間を設
定し得る他の実施例に係るタイマ回路を示している。即
ち、入力は二段のインバータ５１．５２を介して２個の
タイマ回路５３および５４　Ｉｌｌ：　　゛入力する。

一方の第１のタイマ回路５３は、トランジスタのみから
なり、図示の如く、インバータ５５および５６と、二人
カナンド回路５７と、インバータ５８と、二人カナンド
回路５９と、インバータ６０と、二人力ナンド回路６１
とが接続されている。他方の第２のタイマ回路５４は、
図示の如く、インバータ６２および６３と、二人カナン
ド回路６４と、インバータ６５と、二人力ナンド回路６
６と、インバータ６７と、二人力ナンド回路６８とが接
続されている。

さらに、股間のインバータ６５および６７の各入力端と
Ｖｓｓ電位端との間にそれぞれ容量６８および６９が接
続され、インバータ６５および６７の各出力端とＶｃｅ
電位端との間にそれぞれ容量７０および７１が接続され
ている。これらの２個のタイマ回路５３および５４の各
出力は二人カノア回７２路に入力し、この二人カノア回
路７２の出力は二段のインバータ７３．７４を介して前
記入力と共に二人力ナンド回路７５に入力し、この二人
力ナンド回路７５の出力がインバータ７６を介して出力
されるように構成されている。

第７図のタイマ回路においても、前記実施例のタイマ回
路と同様に、２個のタイマ回路５３および５４の遅延時
間の電源電圧依存性を所望の値に設定することにより、
全体として所望の電源電圧依存性を得ることができる。

［発明の効果］上述したように本発明によれば、タイマ回路を各電源電
圧に対して所望の遅延時間となるように容易に調整する
ことが可能となり、タイマ回路の電源電圧依存性と他の
回路系の電源電圧依存性との整合をとることが容易にな
り、半導体集積回路の電源電圧に対するマージンを広範
囲にわたって保障し得る半導体集積回路のタイマ回路を
実現できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路におけるタイマ回路の
一実施例を示す回路図、第２図は第１図中の第１のタイ
マ回路における遅延回路の動作を示すタイミングを示す
波形図、第３図は第１図中の第１のタイマ回路の出力の
第２図のインバータの電源電圧依存性を示す特性図、第
４図は第１図中の第２のタイマ回路における遅延回路の
動作を示すタイミングを示す波形図、第５図は第１図中
の第２のタイマ回路の出力の電源電圧依存性を示す特性
図、第６図は第１図のタイマ回路の出力の電源電圧依存
性を示す特性図、第７図は本発明の他の実施例に係るタ
イマ回路を示す回路図、第８図（ａ）は従来の半導体メ
モリの一部を示す構成説明図、第８図（ｂ）は同図（ａ
）のメモリにおける動作タイミングを示す波形図、第９
図（ａ）は第８図（ａ）中のＡＰＤＴ回路の一例を示す
回路図、第９図（ｂ）は同図（ａ）の動作タイミングを
示す波形図、第１０図は第８図（ａ）のメモリにおける
出力データラッチ回路への格納時間Ｔ１とＡＰＤＴ回路
によってアドレスデコーダおよびセンスアンプを非活性
状態に制御する時間Ｔ２との電源電圧依存性を示す特性
図である。１．５３・・・第１のタイマ回路、２．５４・・・第。゛　２のタイマ回路、３．７２・・・論理和回路、４．
７・・・二人力ナンド回路、５．８・・・インバータ、
６．１０・・・遅延回路、９・・・容量。第２図第４図第６図第３図電源電圧第５図ＩＪ電圧

Claims

【特許請求の範囲】　タイマ回路を内蔵する半導体集積回路において、電源電圧依存性の大きい第１のタイマ回路と、この第１
のタイマ回路と共通の入力信号が入力し、この第１のタ
イマ回路よりも電源電圧依存性の小さい少なくとも１個
の第２のタイマ回路と、前記第１のタイマ回路の出力と
前記第２のタイマ回路の出力との論理和をとる論理回路
とを具備することを特徴とする半導体集積回路のタイマ回
路。