JPH088476B2 - 半導体集積回路のタイマ回路 - Google Patents
半導体集積回路のタイマ回路Info
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- JPH088476B2 JPH088476B2 JP63231917A JP23191788A JPH088476B2 JP H088476 B2 JPH088476 B2 JP H088476B2 JP 63231917 A JP63231917 A JP 63231917A JP 23191788 A JP23191788 A JP 23191788A JP H088476 B2 JPH088476 B2 JP H088476B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路内部に設けられるタイマ回
路に係り、例えば半導体メモリにおけるオートパワーダ
ウンタイマ回路に使用されるものである。
路に係り、例えば半導体メモリにおけるオートパワーダ
ウンタイマ回路に使用されるものである。
（従来の技術） 半導体メモリ、例えばスタティック・ランダム・アク
セス・メモリ（SRAM）においては、低消費電力化を図る
ために、各アクセスの所要の動作後に自動的にパワーダ
ウン状態に制御しており、この制御用のパワーダウン信
号のタイミングを設定するためのオートパワーダウンタ
イマ（以下、APDTと略記する）回路が用いられている。
セス・メモリ（SRAM）においては、低消費電力化を図る
ために、各アクセスの所要の動作後に自動的にパワーダ
ウン状態に制御しており、この制御用のパワーダウン信
号のタイミングを設定するためのオートパワーダウンタ
イマ（以下、APDTと略記する）回路が用いられている。
即ち、例えば第８図（ａ）に示すように、アクセス開
始時にアドレスバッファ81の出力の変化に同期してパル
ス発生回路82から出力するパルスがAPDT回路83のパワー
ダウン出力信号によりメモリ内部回路の一部（アドレス
デコーダ84、センスアンプ85）を非活性状態に制御する
ようになっている。なお、この第８図（ａ）のメモリに
おける動作タイミングを第８図（ｂ）に示している。
始時にアドレスバッファ81の出力の変化に同期してパル
ス発生回路82から出力するパルスがAPDT回路83のパワー
ダウン出力信号によりメモリ内部回路の一部（アドレス
デコーダ84、センスアンプ85）を非活性状態に制御する
ようになっている。なお、この第８図（ａ）のメモリに
おける動作タイミングを第８図（ｂ）に示している。
APDT回路83の構成の一例を第９図（ａ）に示してお
り、入力信号が直接に二入力ナンド回路91の一方の入力
になると共に、複数（偶数）段のインバータ92…からな
る遅延回路93を介して二入力ナンド回路91の他方の入力
になる。このAPDT回路83の動作タイミングを第９図
（ｂ）に示している。
り、入力信号が直接に二入力ナンド回路91の一方の入力
になると共に、複数（偶数）段のインバータ92…からな
る遅延回路93を介して二入力ナンド回路91の他方の入力
になる。このAPDT回路83の動作タイミングを第９図
（ｂ）に示している。
上記メモリにおいて、APDT回路83の電源電圧依存性と
メモリセルをアクセスする回路系の電源電圧依存性とは
互いに独立である。ここで、出力データラッチ回路86へ
の格納時間をT1、APDT回路83によってアドレスデコーダ
84、センスアンプ85を非活性状態に制御する時間をT2で
表す。
メモリセルをアクセスする回路系の電源電圧依存性とは
互いに独立である。ここで、出力データラッチ回路86へ
の格納時間をT1、APDT回路83によってアドレスデコーダ
84、センスアンプ85を非活性状態に制御する時間をT2で
表す。
いま、例えば第10図に示すように、電源電圧の高い領
域でT1＞T2になると、アクセスしたメモリセルデータが
出力されなくなり、ファンクションエラーとなる。これ
を避けるために、APDT回路83によってアドレスデコーダ
84、センスアンプ85を非活性状態に制御するまでの時間
T2を大きくして電源電圧の低い領域でT1≪T2となるよう
に設定しておくと、消費電流が増大してしまう。
域でT1＞T2になると、アクセスしたメモリセルデータが
出力されなくなり、ファンクションエラーとなる。これ
を避けるために、APDT回路83によってアドレスデコーダ
84、センスアンプ85を非活性状態に制御するまでの時間
T2を大きくして電源電圧の低い領域でT1≪T2となるよう
に設定しておくと、消費電流が増大してしまう。
特に、高速でアクセスする回路の場合、微少電位をセ
ンスする回路系は、電源ノイズ等の影響を受け易く、こ
の回路系の電源電圧依存性と前記APDT回路83の電源電圧
依存性とは異なる場合が多く、上記したようなファンク
ションエラーの発生や消費電流の増大を招いてしまう。
ンスする回路系は、電源ノイズ等の影響を受け易く、こ
の回路系の電源電圧依存性と前記APDT回路83の電源電圧
依存性とは異なる場合が多く、上記したようなファンク
ションエラーの発生や消費電流の増大を招いてしまう。
この問題を解決するために、上記したような互いに独
立な二つの回路系の電源電圧依存性を同じにすることが
考えられる。しかし、ある回路系の電源電圧依存性は、
この回路系を構成するトランジスタの相互コンダクタン
スgmや負荷回路のCR時定数等により決定され、電源電圧
に対して単一の依存性を示すので、従来、互いに独立な
二つの回路系の電源電圧依存性を同じにするように整合
をとることは、非常に困難であった。
立な二つの回路系の電源電圧依存性を同じにすることが
考えられる。しかし、ある回路系の電源電圧依存性は、
この回路系を構成するトランジスタの相互コンダクタン
スgmや負荷回路のCR時定数等により決定され、電源電圧
に対して単一の依存性を示すので、従来、互いに独立な
二つの回路系の電源電圧依存性を同じにするように整合
をとることは、非常に困難であった。
（発明が解決しようとする課題） 本発明は、上記したようにタイマ回路の電源電圧依存
性と他の回路系の電源電圧依存性との整合をとることが
非常に困難であり、この整合をとらない場合には例えば
ファンクションエラーの発生や消費電流の増大を招いて
しまうという問題点を解決すべくなされたもので、タイ
マ回路を各電源電圧に対して所望の遅延時間となるよう
に容易に調整することが可能となり、タイマ回路の電源
電圧依存性と他の回路系の電源電圧依存性との整合をと
ることが容易になり、半導体集積回路の電源電圧に対す
るマージンを広範囲にわたって保障し得る半導体集積回
路のタイマ回路を提供することを目的とる。
性と他の回路系の電源電圧依存性との整合をとることが
非常に困難であり、この整合をとらない場合には例えば
ファンクションエラーの発生や消費電流の増大を招いて
しまうという問題点を解決すべくなされたもので、タイ
マ回路を各電源電圧に対して所望の遅延時間となるよう
に容易に調整することが可能となり、タイマ回路の電源
電圧依存性と他の回路系の電源電圧依存性との整合をと
ることが容易になり、半導体集積回路の電源電圧に対す
るマージンを広範囲にわたって保障し得る半導体集積回
路のタイマ回路を提供することを目的とる。
「発明の構成」 （課題を解決するための手段） 本発明は、タイマ回路を内蔵する半導体集積回路であ
って、入力信号を所定時間遅延する複数のインバータ回
路と、これらインバータ回路によって遅延された信号と
前記入力信号の論理積をとる第１の論理回路とを有し、
遅延時間が電源電圧の変化に対して大きく変化する電源
電圧依存性が大きい第１のタイマ回路と、入力信号を所
定時間遅延する複数のインバータ回路と、これらインバ
ータ回路の各出力端と接地間に接続された容量と、これ
らインバータ回路及び容量によって遅延された信号と前
記入力信号の論理積をとる第２の論理回路とを有し、前
記第１のタイマ回路より遅延時間が電源電圧の変化に対
して小さく変化する電源電圧依存性が小さい少なくとも
１個の第２のタイマ回路と、前記第１のタイマ回路の出
力と前記第２のタイマ回路の出力との論理和をとる第３
の論理回路とを具備している。
って、入力信号を所定時間遅延する複数のインバータ回
路と、これらインバータ回路によって遅延された信号と
前記入力信号の論理積をとる第１の論理回路とを有し、
遅延時間が電源電圧の変化に対して大きく変化する電源
電圧依存性が大きい第１のタイマ回路と、入力信号を所
定時間遅延する複数のインバータ回路と、これらインバ
ータ回路の各出力端と接地間に接続された容量と、これ
らインバータ回路及び容量によって遅延された信号と前
記入力信号の論理積をとる第２の論理回路とを有し、前
記第１のタイマ回路より遅延時間が電源電圧の変化に対
して小さく変化する電源電圧依存性が小さい少なくとも
１個の第２のタイマ回路と、前記第１のタイマ回路の出
力と前記第２のタイマ回路の出力との論理和をとる第３
の論理回路とを具備している。
また、本発明は、タイマ回路を内蔵する半導体集積回
路であって、入力信号を所定時間遅延する第１のインバ
ータ回路と、この第１のインバータ回路によって遅延さ
れた信号と前記入力信号の論理積をとる第１の論理回路
と、この第１の論理回路の出力信号を所定時間遅延する
第２のインバータ回路と、この第２のインバータ回路に
よって遅延された信号と前記入力信号の論理積をとる第
２の論理回路とが複数個縦続接続され、遅延時間が電源
電圧の変化に対して大きく変化する電源電圧依存性が大
きい第１のタイマ回路と、前記入力信号を所定時間遅延
する第３のインバータ回路と、この第３のインバータ回
路によって遅延された信号と前記入力信号の論理積をと
る第３の論理回路と、この第３の論理回路の出力信号を
所定時間遅延する第４のインバータ回路と、この第４の
インバータ回路によって遅延された信号と前記入力信号
の論理積をとる第４の論理回路と、少なくとも前記第
３、第４の論理回路の出力端と接地間に接続された容量
とが複数個縦続接続され、前記第１のタイマ回路より遅
延時間が電源電圧の変化に対して小さく変化する電源電
圧依存性が小さい少なくとも１個の第２のタイマ回路
と、前記第１のタイマ回路の出力と前記第２のタイマ回
路の出力との論理和をとる第５の論理回路と、前記第５
の論理回路の出力と前記入力信号の論理積をとる第６の
論理回路とを具備している。
路であって、入力信号を所定時間遅延する第１のインバ
ータ回路と、この第１のインバータ回路によって遅延さ
れた信号と前記入力信号の論理積をとる第１の論理回路
と、この第１の論理回路の出力信号を所定時間遅延する
第２のインバータ回路と、この第２のインバータ回路に
よって遅延された信号と前記入力信号の論理積をとる第
２の論理回路とが複数個縦続接続され、遅延時間が電源
電圧の変化に対して大きく変化する電源電圧依存性が大
きい第１のタイマ回路と、前記入力信号を所定時間遅延
する第３のインバータ回路と、この第３のインバータ回
路によって遅延された信号と前記入力信号の論理積をと
る第３の論理回路と、この第３の論理回路の出力信号を
所定時間遅延する第４のインバータ回路と、この第４の
インバータ回路によって遅延された信号と前記入力信号
の論理積をとる第４の論理回路と、少なくとも前記第
３、第４の論理回路の出力端と接地間に接続された容量
とが複数個縦続接続され、前記第１のタイマ回路より遅
延時間が電源電圧の変化に対して小さく変化する電源電
圧依存性が小さい少なくとも１個の第２のタイマ回路
と、前記第１のタイマ回路の出力と前記第２のタイマ回
路の出力との論理和をとる第５の論理回路と、前記第５
の論理回路の出力と前記入力信号の論理積をとる第６の
論理回路とを具備している。
（作用） 電源電圧依存性の異なる複数個のタイマ回路の組み合
わせにより、タイマ回路を各電源電圧に対して所望の遅
延時間となるように容易に調整することが可能となる。
従って、タイマ回路の電源電圧依存性と他の回路系の電
源電圧依存性との整合をとることが容易になり、半導体
集積回路の電源電圧に対するマージンを広範囲にわたっ
て保障することが可能となる。
わせにより、タイマ回路を各電源電圧に対して所望の遅
延時間となるように容易に調整することが可能となる。
従って、タイマ回路の電源電圧依存性と他の回路系の電
源電圧依存性との整合をとることが容易になり、半導体
集積回路の電源電圧に対するマージンを広範囲にわたっ
て保障することが可能となる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、例えばSRAMにおけるAPDT回路として設けら
れたタイマ回路を示しており、このタイマ回路は、電源
電圧依存性の異なる複数個（本例では２個）のタイマ回
路の組合わせよりなる。即ち、１は電源電圧依存性の大
きい第１のタイマ回路、２はこの第１のタイマ回路１と
共通の入力信号が入力し、この第１のタイマ回路１より
も電源電圧依存性の小さい第２のタイマ回路、３は第１
のタイマ回路１の出力と第２のタイマ回路２の出力との
論理和をとる論理和回路である。
れたタイマ回路を示しており、このタイマ回路は、電源
電圧依存性の異なる複数個（本例では２個）のタイマ回
路の組合わせよりなる。即ち、１は電源電圧依存性の大
きい第１のタイマ回路、２はこの第１のタイマ回路１と
共通の入力信号が入力し、この第１のタイマ回路１より
も電源電圧依存性の小さい第２のタイマ回路、３は第１
のタイマ回路１の出力と第２のタイマ回路２の出力との
論理和をとる論理和回路である。
第１のタイマ回路１は、入力信号が直接に二入力ナン
ド回路４の一方の入力になると共に、複数（偶数）段の
インバータ５…からなる遅延回路６を介して二入力ナン
ド回路４の他方の入力になるように構成されている。
ド回路４の一方の入力になると共に、複数（偶数）段の
インバータ５…からなる遅延回路６を介して二入力ナン
ド回路４の他方の入力になるように構成されている。
第２のタイマ回路２は、入力信号が直接に二入力ナン
ド回路７の一方の入力になると共に、複数（偶数）段の
インバータ８…および段間とVSS電位（接地電位）端と
の間にそれぞれ接続されている容量９…からなる遅延回
路10を介して二入力ナンド回路７の他方の入力になるよ
うに構成されている。
ド回路７の一方の入力になると共に、複数（偶数）段の
インバータ８…および段間とVSS電位（接地電位）端と
の間にそれぞれ接続されている容量９…からなる遅延回
路10を介して二入力ナンド回路７の他方の入力になるよ
うに構成されている。
ここで、第１のタイマ回路１における遅延回路６のイ
ンバータ５…それぞれは、VCC電源電位とVSS電位との中
間電位（VCC/2）の回路閾値Vth1を有しているので、各
ノードの電圧波形は第２図に示すようになる。また、こ
の場合、遅延回路６は、トランジスタのみにより構成さ
れているので、その遅延時間の電源電圧依存性は第３図
に示すように大きい。
ンバータ５…それぞれは、VCC電源電位とVSS電位との中
間電位（VCC/2）の回路閾値Vth1を有しているので、各
ノードの電圧波形は第２図に示すようになる。また、こ
の場合、遅延回路６は、トランジスタのみにより構成さ
れているので、その遅延時間の電源電圧依存性は第３図
に示すように大きい。
これに対して、第２のタイマ回路２における遅延回路
10のインバータ８…それぞれは、入力の立ち下がりに対
してはVCC/2より低い回路閾値Vth2を有し、入力の立上
がりに対してはVCC/2より高い回路域値Vth3を有してい
るので、各ノードの電圧波形は第４図に示すようにな
り、この第２のタイマ回路２における遅延回路10の遅延
時間は第１のタイマ回路１における遅延回路６の遅延時
間よりも大きくなる。また、この場合、遅延回路10は、
トランジスタと容量により構成されているので、その遅
延時間の電源電圧依存性は第５図に示すように小さい。
10のインバータ８…それぞれは、入力の立ち下がりに対
してはVCC/2より低い回路閾値Vth2を有し、入力の立上
がりに対してはVCC/2より高い回路域値Vth3を有してい
るので、各ノードの電圧波形は第４図に示すようにな
り、この第２のタイマ回路２における遅延回路10の遅延
時間は第１のタイマ回路１における遅延回路６の遅延時
間よりも大きくなる。また、この場合、遅延回路10は、
トランジスタと容量により構成されているので、その遅
延時間の電源電圧依存性は第５図に示すように小さい。
なお、第２のタイマ回路２における遅延回路10のイン
バータ８…は、入力の立下がりに対してはVCC/2より低
い回路閾値Vth2を有するインバータと、入力の立上がり
に対してはVCC/2より高い回路域値Vth3を有するインバ
ータとを交互に繰り返すように設けてもよい。あるい
は、入力の立上がりに対してはVCC/2より低い回路閾値V
th2を有するインバータと、VCC/2の回路閾値Vth1を有す
るインバータとを交互に繰り返すように設けてもよい。
あるいは、VCC/2の回路閾値Vth1を有するインバータ
と、入力の立上がりに対してはVCC/2より高い回路閾値V
th3を有するインバータとを交互に繰り返すように設け
てもよい。
バータ８…は、入力の立下がりに対してはVCC/2より低
い回路閾値Vth2を有するインバータと、入力の立上がり
に対してはVCC/2より高い回路域値Vth3を有するインバ
ータとを交互に繰り返すように設けてもよい。あるい
は、入力の立上がりに対してはVCC/2より低い回路閾値V
th2を有するインバータと、VCC/2の回路閾値Vth1を有す
るインバータとを交互に繰り返すように設けてもよい。
あるいは、VCC/2の回路閾値Vth1を有するインバータ
と、入力の立上がりに対してはVCC/2より高い回路閾値V
th3を有するインバータとを交互に繰り返すように設け
てもよい。
上記実施例のタイマ回路によれば、第３図に示すよう
に遅延時間の電源電圧依存性が大きい第１のタイマ回路
１の出力と、第５図に示すように遅延時間の電源電圧依
存性が小さい第２のタイマ回路２の出力との論理和がと
られるので、タイマ出力の電源電圧依存性は、第６図中
に実線で示すようになり、電源電圧の低い領域では第１
のタイマ回路１の出力により支配され、電源電圧の高い
領域では第２のタイマ回路２の出力により支配され、全
体として電源電圧依存性が調整される。
に遅延時間の電源電圧依存性が大きい第１のタイマ回路
１の出力と、第５図に示すように遅延時間の電源電圧依
存性が小さい第２のタイマ回路２の出力との論理和がと
られるので、タイマ出力の電源電圧依存性は、第６図中
に実線で示すようになり、電源電圧の低い領域では第１
のタイマ回路１の出力により支配され、電源電圧の高い
領域では第２のタイマ回路２の出力により支配され、全
体として電源電圧依存性が調整される。
このように電源電圧依存性の異なる２個のタイマ回路
の組合わせにより、タイマ回路を各電源電圧に対して所
望の遅延時間となるように容易に調整することが可能と
なる。従って、タイマ回路の電源電圧依存性と他の回路
系の電源電圧依存性との整合をとることが容易になり、
半導体集積回路の電源電圧に対するマージンを広範囲に
わたって保障することが可能となる。
の組合わせにより、タイマ回路を各電源電圧に対して所
望の遅延時間となるように容易に調整することが可能と
なる。従って、タイマ回路の電源電圧依存性と他の回路
系の電源電圧依存性との整合をとることが容易になり、
半導体集積回路の電源電圧に対するマージンを広範囲に
わたって保障することが可能となる。
なお、上記実施例では、電源電圧依存性の異なる２個
のタイマ回路の組合わせよりなるタイマ回路を示した
が、第２のタイマ回路２よりも電源電圧依存性の小さい
第３のタイマ回路をさらに付加し、これに共通の入力を
与え、この出力を他のタイマ回路の出力と共に論理和処
理を行うようにしても、上記実施例よりもさらに容易に
タイマ時間の電源電圧依存性を所望通り設定することが
できる。
のタイマ回路の組合わせよりなるタイマ回路を示した
が、第２のタイマ回路２よりも電源電圧依存性の小さい
第３のタイマ回路をさらに付加し、これに共通の入力を
与え、この出力を他のタイマ回路の出力と共に論理和処
理を行うようにしても、上記実施例よりもさらに容易に
タイマ時間の電源電圧依存性を所望通り設定することが
できる。
第７図は、前記実施例に比べてより長いタイマ時間を
設定し得る他の実施例に係るタイマ回路を示している。
即ち、入力は二段のインバータ51、52を介して２個のタ
イマ回路53および54に入力する。一方の第１のタイマ回
路53は、トランジスタのみからなり、図示の如く、イン
バータ55および56と、二入力ナンド回路57と、インバー
タ58と、二入力ナンド回路59と、インバータ60と、二入
力ナンド回路61とが接続されている。他方の第２のタイ
マ回路54は、図示の如く、インバータ62および63と、二
入力ナンド回路64と、インバータ65と、二入力ナンド回
路66と、インバータ67の、二入力ナンド回路68とが接続
されている。
設定し得る他の実施例に係るタイマ回路を示している。
即ち、入力は二段のインバータ51、52を介して２個のタ
イマ回路53および54に入力する。一方の第１のタイマ回
路53は、トランジスタのみからなり、図示の如く、イン
バータ55および56と、二入力ナンド回路57と、インバー
タ58と、二入力ナンド回路59と、インバータ60と、二入
力ナンド回路61とが接続されている。他方の第２のタイ
マ回路54は、図示の如く、インバータ62および63と、二
入力ナンド回路64と、インバータ65と、二入力ナンド回
路66と、インバータ67の、二入力ナンド回路68とが接続
されている。
さらに、段間のインバータ65および67の各入力端とV
SS電位端との間にそれぞれ容量68および69が接続され、
インバータ65および67の各出力端とVCC電位端との間に
それぞれ容量70および71が接続されている。これらの２
個のタイマ回路53および54の各出力は二入力ノア回路72
に入力し、この二入力ノア回路72の出力は二段のインバ
ータ73,74を介して前記入力と共に二入力ナンド回路75
に入力し、この二入力ナンド回路75の出力がインバータ
76を介して出力されるように構成されている。
SS電位端との間にそれぞれ容量68および69が接続され、
インバータ65および67の各出力端とVCC電位端との間に
それぞれ容量70および71が接続されている。これらの２
個のタイマ回路53および54の各出力は二入力ノア回路72
に入力し、この二入力ノア回路72の出力は二段のインバ
ータ73,74を介して前記入力と共に二入力ナンド回路75
に入力し、この二入力ナンド回路75の出力がインバータ
76を介して出力されるように構成されている。
第７図のタイマ回路においても、前記実施例のタイマ
回路と同様に、２個のタイマ回路53および54の遅延時間
の電源電圧依存性を所望の値に設定することにより、全
体として所望の電源電圧依存性を得ることができる。
回路と同様に、２個のタイマ回路53および54の遅延時間
の電源電圧依存性を所望の値に設定することにより、全
体として所望の電源電圧依存性を得ることができる。
［発明の効果］ 上述したように本発明によれば、タイマ回路を各電源
電圧に対して所望の遅延時間となるように容易に調整す
ることが可能となり、タイマ回路の電源電圧依存性と他
の回路系の電源電圧依存性との整合をとることが容易に
なり、半導体集積回路の電源電圧に対するマージンを広
範囲にわたって保障し得る半導体集積回路のタイマ回路
を実現できる。
電圧に対して所望の遅延時間となるように容易に調整す
ることが可能となり、タイマ回路の電源電圧依存性と他
の回路系の電源電圧依存性との整合をとることが容易に
なり、半導体集積回路の電源電圧に対するマージンを広
範囲にわたって保障し得る半導体集積回路のタイマ回路
を実現できる。
第１図は本発明の半導体集積回路におけるタイマ回路の
一実施例を示す回路図、第２図は第１図中の第１のタイ
マ回路における遅延回路の動作を示すタイミングを示す
波形図、第３図は第１図中の第１のタイマ回路の出力の
第２図のインバータの電源電圧依存性を示す特性図、第
４図は第１図中の第２のタイマ回路における遅延回路の
動作を示すタイミングを示す波形図、第５図は第１図中
の第２のタイマ回路の出力の電源電圧依存性を示す特性
図、第６図は第１図のタイマ回路の出力の電源電圧依存
性を示す特性図、第７図は本発明の他の実施例に係るタ
イマ回路を示す回路図、第８図（ａ）は従来の半導体メ
モリの一部を示す構成説明図、第８図（ｂ）は同図
（ａ）のメモリにおける動作タイミングを示す波形図、
第９図（ａ）は第８図（ａ）中のAPDT回路の一例を示す
回路図、第９図（ｂ）は同図（ａ）の動作タイミングを
示す波形図、第10図は第８図（ａ）のメモリにおける出
力データラッチ回路への格納時間T1とAPDT回路によって
アドレスデコーダおよびセンスアンプを非活性状態に制
御する時間T2との電源電圧依存性を示す特性図である。 １、53……第１のタイマ回路、２、54……第２のタイマ
回路、３、72……論理和回路、４、７……二入力ナンド
回路、５、８……インバータ、６、10……遅延回路、９
……容量。
一実施例を示す回路図、第２図は第１図中の第１のタイ
マ回路における遅延回路の動作を示すタイミングを示す
波形図、第３図は第１図中の第１のタイマ回路の出力の
第２図のインバータの電源電圧依存性を示す特性図、第
４図は第１図中の第２のタイマ回路における遅延回路の
動作を示すタイミングを示す波形図、第５図は第１図中
の第２のタイマ回路の出力の電源電圧依存性を示す特性
図、第６図は第１図のタイマ回路の出力の電源電圧依存
性を示す特性図、第７図は本発明の他の実施例に係るタ
イマ回路を示す回路図、第８図（ａ）は従来の半導体メ
モリの一部を示す構成説明図、第８図（ｂ）は同図
（ａ）のメモリにおける動作タイミングを示す波形図、
第９図（ａ）は第８図（ａ）中のAPDT回路の一例を示す
回路図、第９図（ｂ）は同図（ａ）の動作タイミングを
示す波形図、第10図は第８図（ａ）のメモリにおける出
力データラッチ回路への格納時間T1とAPDT回路によって
アドレスデコーダおよびセンスアンプを非活性状態に制
御する時間T2との電源電圧依存性を示す特性図である。 １、53……第１のタイマ回路、２、54……第２のタイマ
回路、３、72……論理和回路、４、７……二入力ナンド
回路、５、８……インバータ、６、10……遅延回路、９
……容量。
Claims (2)
- 【請求項１】タイマ回路を内蔵する半導体集積回路であ
って、 入力信号を所定時間遅延する複数のインバータ回路と、
これらインバータ回路によって遅延された信号と前記入
力信号の論理積をとる第１の論理回路とを有し、遅延時
間が電源電圧の変化に対して大きく変化する電源電圧依
存性が大きい第１のタイマ回路と、 入力信号を所定時間遅延する複数のインバータ回路と、
これらインバータ回路の各出力端と接地間に接続された
容量と、これらインバータ回路及び容量によって遅延さ
れた信号と前記入力信号の論理積をとる第２の論理回路
とを有し、前記第１のタイマ回路より遅延時間が電源電
圧の変化に対して小さく変化する電源電圧依存性が小さ
い少なくとも１個の第２のタイマ回路と、 前記第１のタイマ回路の出力と前記第２のタイマ回路の
出力との論理和をとる第３の論理回路と を具備することを特徴とする半導体集積回路のタイマ回
路。 - 【請求項２】タイマ回路を内蔵する半導体集積回路であ
って、 入力信号を所定時間遅延する第１のインバータ回路と、
この第１のインバータ回路によって遅延された信号と前
記入力信号の論理積をとる第１の論理回路と、この第１
の論理回路の出力信号を所定時間遅延する第２のインバ
ータ回路と、この第２のインバータ回路によって遅延さ
れた信号と前記入力信号の論理積をとる第２の論理回路
とが複数個縦続接続され、遅延時間が電源電圧の変化に
対して大きく変化する電源電圧依存性が大きい第１のタ
イマ回路と、 前記入力信号を所定時間遅延する第３のインバータ回路
と、この第３のインバータ回路によって遅延された信号
と前記入力信号の論理積をとる第３の論理回路と、この
第３の論理回路の出力信号を所定時間遅延する第４のイ
ンバータ回路と、この第４のインバータ回路によって遅
延された信号と前記入力信号の論理積をとる第４の論理
回路と、少なくとも前記第３、第４の論理回路の出力端
と接地間に接続された容量とが複数個縦続接続され、前
記第１のタイマ回路より遅延時間が電源電圧の変化に対
して小さく変化する電源電圧依存性が小さい少なくとも
１個の第２のタイマ回路と、 前記第１のタイマ回路の出力と前記第２のタイマ回路の
出力との論理和をとる第５の論理回路と、 前記第５の論理回路の出力と前記入力信号の論理積をと
る第６の論理回路と を具備することを特徴とする半導体集積回路のタイマ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231917A JPH088476B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体集積回路のタイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231917A JPH088476B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体集積回路のタイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279291A JPH0279291A (ja) | 1990-03-19 |
| JPH088476B2 true JPH088476B2 (ja) | 1996-01-29 |
Family
ID=16931085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231917A Expired - Fee Related JPH088476B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体集積回路のタイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313964A (en) * | 1992-05-01 | 1994-05-24 | General Electric Company | Fluid-handling machine incorporating a closed loop system for controlling liquid load |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250657A (en) * | 1975-10-22 | 1977-04-22 | Fujitsu Ltd | Timing output generation circuit |
-
1988
- 1988-09-16 JP JP63231917A patent/JPH088476B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279291A (ja) | 1990-03-19 |
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|---|---|---|---|
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