JPH0279613A - 自動等化器 - Google Patents
自動等化器Info
- Publication number
- JPH0279613A JPH0279613A JP23321088A JP23321088A JPH0279613A JP H0279613 A JPH0279613 A JP H0279613A JP 23321088 A JP23321088 A JP 23321088A JP 23321088 A JP23321088 A JP 23321088A JP H0279613 A JPH0279613 A JP H0279613A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel
- coefficient
- equalization circuit
- automatic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
自動等化器に関し。
周波数特性やりニアリテー等を改善するとともに、調整
も簡単に行えるようにすることを目的とし。
も簡単に行えるようにすることを目的とし。
進みエコーを等化するアナログ回路からなるトランスバ
ーサル形自動等化回路と、遅れエコーを等化するディジ
タル回路からなる判定帰還形自動等化回路とを具備し、
トランスバーサル形自動等化回路の遅ｆ：素子がアナロ
グ形サンプルホールド回路で構成され９判定帰還形自動
等化回路の遅延素子がフリップフロップ回路で構成され
る。
ーサル形自動等化回路と、遅れエコーを等化するディジ
タル回路からなる判定帰還形自動等化回路とを具備し、
トランスバーサル形自動等化回路の遅ｆ：素子がアナロ
グ形サンプルホールド回路で構成され９判定帰還形自動
等化回路の遅延素子がフリップフロップ回路で構成され
る。
本発明は自動環°花器に関する。
自動等化器はフェージングあるいは符号量干渉等で生じ
る歪を補正するものである。この自動等化器は簡単かつ
安価に構成できることが要求されている。
る歪を補正するものである。この自動等化器は簡単かつ
安価に構成できることが要求されている。
ディジタル多重無線方式の受信機の復調回路における自
動等花器の従来の構成例が第３図に示される。この自動
等化器は直交変調方式用に！チャネル用とＱチャネル用
の二つの同一構成の５タツプのアナログ形トランスバー
サルフィルタ回路からなり、１チヤネルとＱチャネル間
での干渉も補償するように回路構成されている。
動等花器の従来の構成例が第３図に示される。この自動
等化器は直交変調方式用に！チャネル用とＱチャネル用
の二つの同一構成の５タツプのアナログ形トランスバー
サルフィルタ回路からなり、１チヤネルとＱチャネル間
での干渉も補償するように回路構成されている。
図中、４１〜４４はアナログ遅延素子、４５〜４９はｌ
チャネル用係数器、５０〜５４はＱチャネル補償用係数
器、５５は合成器、５６はへ／Ｄ変換器、５７は係数制
御回路であり、これらにより１チヤネル側の等化石が構
成される。なおＱチャネル側の等化石も同一構成となっ
ている。
チャネル用係数器、５０〜５４はＱチャネル補償用係数
器、５５は合成器、５６はへ／Ｄ変換器、５７は係数制
御回路であり、これらにより１チヤネル側の等化石が構
成される。なおＱチャネル側の等化石も同一構成となっ
ている。
この等化石は、遅延ライン４１〜４４によって各タップ
で信号を遅延させ、それに係数器４５〜４９で重み付け
をして加算合成し、その後に識別器５６で識別する完全
アナログ形の構成となっている。
で信号を遅延させ、それに係数器４５〜４９で重み付け
をして加算合成し、その後に識別器５６で識別する完全
アナログ形の構成となっている。
第３図の従来の完全アナログ形自動等化器は。
アナログ回路構成であるため３周波数特性あるいはリニ
アリイー等が良くなく問題がある。また調整も節！ｎで
はなく、調整試験に時間がかかる。
アリイー等が良くなく問題がある。また調整も節！ｎで
はなく、調整試験に時間がかかる。
したがって本発明の目的は１周波数特性やリニ７リテー
等を改善するとともに、調整も簡単な自動等化器を提供
することにある。
等を改善するとともに、調整も簡単な自動等化器を提供
することにある。
第１図は本発明に係る原理ブロック図である。
本発明に係る自動等化器は、進みエコーを等化するアナ
ログ回路からなるトランスバーサル形自動等化回路７０
と、遅れエコーを等化するディジタル回路からなる判定
帰還形自動等化回路８０とを具備し、トランスバーサル
形自動等化回路７０の遅延素子７１１〜７１ｎがアナロ
グ形サンプルホールド回路で構成され２判定帰還形自動
等化回路８０のａｔ＝素子８１１〜８１ｎがフリップフ
ロップ回路で構成される。
ログ回路からなるトランスバーサル形自動等化回路７０
と、遅れエコーを等化するディジタル回路からなる判定
帰還形自動等化回路８０とを具備し、トランスバーサル
形自動等化回路７０の遅延素子７１１〜７１ｎがアナロ
グ形サンプルホールド回路で構成され２判定帰還形自動
等化回路８０のａｔ＝素子８１１〜８１ｎがフリップフ
ロップ回路で構成される。
本発明の自動等化器では進みエコーはアナログ回路構成
のトランスバーサル形自動等化回路７０で等化され、一
方、遅れエコーはディジタル構成の判定帰還形自動等化
回路８０で等化される。このように自動等化器の半分の
回路構成がディジタル回路化されることにより９回路構
成が簡単となりまた安価となる。さらにディジタル回路
であるため調整も簡単化される。
のトランスバーサル形自動等化回路７０で等化され、一
方、遅れエコーはディジタル構成の判定帰還形自動等化
回路８０で等化される。このように自動等化器の半分の
回路構成がディジタル回路化されることにより９回路構
成が簡単となりまた安価となる。さらにディジタル回路
であるため調整も簡単化される。
以下９図面を参照しつつ本発明の詳細な説明する。第２
図は本発明の一実施例としての自動等化器を示すブロッ
ク図である。この実施例装置は多値ＱＡＭ変調方式ディ
ジタル多重無線受信機の復調回路における自動等化器に
本発明を通用した例であり、■チャネル用とＱチャネル
用の同一構成の５タツプ形の等化石からなっている。
図は本発明の一実施例としての自動等化器を示すブロッ
ク図である。この実施例装置は多値ＱＡＭ変調方式ディ
ジタル多重無線受信機の復調回路における自動等化器に
本発明を通用した例であり、■チャネル用とＱチャネル
用の同一構成の５タツプ形の等化石からなっている。
図中、サンプルホールド回路ｌ、２．タップ係数器３〜
８．および合成器９は進みエコーを等化するアナログ回
路のトランスバーサル形自動等化１１路を構成する。サ
ンプルホールド回路１．２は同期検波されたアナログ信
号からなる■チャネル信号をｌシンボルずつ順次にサン
プルホールドする回路である。。
８．および合成器９は進みエコーを等化するアナログ回
路のトランスバーサル形自動等化１１路を構成する。サ
ンプルホールド回路１．２は同期検波されたアナログ信
号からなる■チャネル信号をｌシンボルずつ順次にサン
プルホールドする回路である。。
係数３３〜５は■チャネル信号用のタップ係数器であり
、それぞれタップ係数Ｃ２＋ Ｃ−１＊ ＣＯをサ
ンプルホールド回路１．２の人出力信号に乗じる。係数
器６〜８はＩチャネルからＱチャネルへの干渉信号をＱ
チャネル側等化回路で補償する補償信号を発生するため
のタップ係数器であり。
、それぞれタップ係数Ｃ２＋ Ｃ−１＊ ＣＯをサ
ンプルホールド回路１．２の人出力信号に乗じる。係数
器６〜８はＩチャネルからＱチャネルへの干渉信号をＱ
チャネル側等化回路で補償する補償信号を発生するため
のタップ係数器であり。
それぞれサンプルホールド回路１．２の入出力にタップ
係数ｏ−ｚ＋ Ｄ−、、Ｄｏを乗じる。
係数ｏ−ｚ＋ Ｄ−、、Ｄｏを乗じる。
合成器９は係数器３〜５の出力信号を加算合成すると共
に、Ｑチャネル用等化回路の係数器２６〜２８からのＱ
チャネル干渉補償信号も加算合成する。この結果の合成
信号は減算器ｌＯに送出される。
に、Ｑチャネル用等化回路の係数器２６〜２８からのＱ
チャネル干渉補償信号も加算合成する。この結果の合成
信号は減算器ｌＯに送出される。
一方、減算器１０．Ａ／Ｄ変換器からなる判定器１１．
フリップフロップからなる遅延器１２゜１３、係数器１
４〜１７．および合成器１８はディジタル回路からなる
判定帰還形（デイシジョン・フィードバック形）自動等
化回路を構成する。
フリップフロップからなる遅延器１２゜１３、係数器１
４〜１７．および合成器１８はディジタル回路からなる
判定帰還形（デイシジョン・フィードバック形）自動等
化回路を構成する。
ここでフリップフロップ１２．１３は判定器１１ノＦＩ
定結果をｌシンボルずつ順次に保持する。
定結果をｌシンボルずつ順次に保持する。
係数器１４．１５は■チャネル信号用のタップ係数器で
あり、それぞれ入力信号にタップ係数ｃ、、ｃ２を乗算
する。一方、係ｋＷ１６．１７はＱチャネル側等化回路
用の干渉補償信号を発生ずるタップ係数器であり、入力
信号にタップ係数り、、Ｄ２を乗じる０合成回路１８は
係数器１６゜１７の出力信号を加算合成すると共に、Ｑ
チャネル側等化回路の係数器３６．３７からの補償信号
を加算合成し、それらの加算結果を減算器ｌＯに送出す
る。減算器１０は合成器９の出力信号から合成器１８の
出力信号を減算し、その結果を判定器１１に送出する。
あり、それぞれ入力信号にタップ係数ｃ、、ｃ２を乗算
する。一方、係ｋＷ１６．１７はＱチャネル側等化回路
用の干渉補償信号を発生ずるタップ係数器であり、入力
信号にタップ係数り、、Ｄ２を乗じる０合成回路１８は
係数器１６゜１７の出力信号を加算合成すると共に、Ｑ
チャネル側等化回路の係数器３６．３７からの補償信号
を加算合成し、それらの加算結果を減算器ｌＯに送出す
る。減算器１０は合成器９の出力信号から合成器１８の
出力信号を減算し、その結果を判定器１１に送出する。
Ｑチャネル側の自動等化回路もｌチャネル側等化回路と
全く同じ構成となっており、サンプルホールド回路２１
．２２．係数器２３〜２８．３４〜３７９合成器２９．
３８．減算器３０９判定器３１、フリソプフロフプ３２
．３３等を含み構成される。
全く同じ構成となっており、サンプルホールド回路２１
．２２．係数器２３〜２８．３４〜３７９合成器２９．
３８．減算器３０９判定器３１、フリソプフロフプ３２
．３３等を含み構成される。
係数側御回路３９は判定器１１．３２の判定結果に基づ
き１等化器内の各タップ係数器のタップ係数Ｃ−２〜Ｃ
２＋Ｄ−２〜Ｄ２を■チャネルとＱチャネルについてそ
れぞれ求めて、各タップ係数器に係数￥ＩＩ御信号とし
て供給するものである。
き１等化器内の各タップ係数器のタップ係数Ｃ−２〜Ｃ
２＋Ｄ−２〜Ｄ２を■チャネルとＱチャネルについてそ
れぞれ求めて、各タップ係数器に係数￥ＩＩ御信号とし
て供給するものである。
以上の構成によれば、進みエコーはアナログ回路のトラ
ンスバーサル形等化回路で等化され、遅れエコーはディ
ジタル回路の判定帰還形振化回路で等化されるようにな
る。この結果３等化器の回路の半分はディジタル回路構
成とすることが可能となる。
ンスバーサル形等化回路で等化され、遅れエコーはディ
ジタル回路の判定帰還形振化回路で等化されるようにな
る。この結果３等化器の回路の半分はディジタル回路構
成とすることが可能となる。
本発明によれば自動等化石の回路の半分はディジタル回
路構成とすることができ、これにより回路を簡単化しか
つ安価にすることができ、また調整試験も簡単に行える
ようになる。
路構成とすることができ、これにより回路を簡単化しか
つ安価にすることができ、また調整試験も簡単に行える
ようになる。
第１図は本発明に係る原理ブロック図。
第２図は本発明の一実施例としての自動等化器を示すブ
ロック図、および。 第３図は従来の自動等化器の構成例を示すブロック図で
ある。 図において。 １．２．２１．２２ヘ一サンプルホールド回路３〜８．
１４〜７，２３〜２８．３４〜３７゜４５〜５４．６５
〜７４−タップ係数器９．１Ｂ、２９．３８，５５．７
５・−合成器１０．３０−−一減算器 １１．３１．５６．７６・＝Ａ／Ｄ変換器１２．１３．
３２．３３−・・フリップフロップ３９．５７−−−−
係数制御回路
ロック図、および。 第３図は従来の自動等化器の構成例を示すブロック図で
ある。 図において。 １．２．２１．２２ヘ一サンプルホールド回路３〜８．
１４〜７，２３〜２８．３４〜３７゜４５〜５４．６５
〜７４−タップ係数器９．１Ｂ、２９．３８，５５．７
５・−合成器１０．３０−−一減算器 １１．３１．５６．７６・＝Ａ／Ｄ変換器１２．１３．
３２．３３−・・フリップフロップ３９．５７−−−−
係数制御回路
Claims (1)
- 【特許請求の範囲】 進みエコーを等化するアナログ回路からなるトランスバ
ーサル形自動等化回路（７０）と、遅れエコーを等化す
るディジタル回路からなる判定帰還形自動等化回路（８
０）と を具備し、 該トランスバーサル形自動等化回路（７０）の遅延素子
（７１＿１〜７１＿ｎ）がアナログ形サンプルホールド
回路で構成され、 該判定帰還形自動等化回路（８０）の遅延素子（８１＿
１〜８１＿ｎ）がフリップフロップ回路で構成されたこ
とを特徴とする自動等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23321088A JPH0279613A (ja) | 1988-09-16 | 1988-09-16 | 自動等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23321088A JPH0279613A (ja) | 1988-09-16 | 1988-09-16 | 自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279613A true JPH0279613A (ja) | 1990-03-20 |
Family
ID=16951483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23321088A Pending JPH0279613A (ja) | 1988-09-16 | 1988-09-16 | 自動等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467528B1 (ko) * | 2002-09-10 | 2005-01-24 | 주식회사 버카나와이어리스코리아 | 고속 적응 이퀄라이저 |
| JP2012147079A (ja) * | 2011-01-07 | 2012-08-02 | Fujitsu Ltd | 受信回路及び電子装置 |
-
1988
- 1988-09-16 JP JP23321088A patent/JPH0279613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467528B1 (ko) * | 2002-09-10 | 2005-01-24 | 주식회사 버카나와이어리스코리아 | 고속 적응 이퀄라이저 |
| JP2012147079A (ja) * | 2011-01-07 | 2012-08-02 | Fujitsu Ltd | 受信回路及び電子装置 |
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