JPH0279614A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はディジタルフィルタに係り、特に高域ノイズ成
分を除去し、人力のサンプリング周波数を下げるデシメ
ーション（Ｄｅｃｌｓａ−Ｌｉｏｎ）フィルタに関し、 演算回路の高速性を必要とせず、単位時間当りの積和演
算回数を大幅に減少しうるディジタルフィルタを提供す
ることを目的とし、 時系列サンプリング入力信号を各アドレスごとに個々に
記憶するＲＡＭと、複数のフィルタ係数を各アドレスご
とに個々に記憶するＲＯＭと、前記ＲＡＭおよびＲＯＭ
に対する読み出しアドレス信号を発生する読み出しアド
レス発生部と、前記読み出しアドレス信号によって読み
出されたＲＡＭ記憶値およびＲＯＭ記憶値に基づいてフ
ィルタ演算を行なって時系列出力信号を出力する演算部
と、を備えたディジタルフィルタにおいて、前記ＲＡＭ
は相異なる２つのアドレスを同時にアクセス可能な第１
および第２の読み出しポートを有し、前記読み出しアド
レス発生部は、すでに前記時系列サンプリング信号が記
憶されたＲＡＭにおける任意のアドレスをスタートアド
レスとして定め、このスタートアドレスをフィルタ演算
周期で１アドレスずつ歩進させ、各スターアドレス単位
で当該スタートアドレスより時間的に先行するアドレス
をＮ個ずつ飛び越してそれぞれアクセスする先行アドレ
ス信号を前記ＲＡＭの第２の読み出しポートに出力し、
かつ、゛前記スタートアドレスより時間的に後行するア
ドレスを前記先行アドレス信号に同期しＮ個ずつ飛び越
してそれぞれアクセスする後行するアドレスを前記ＲＡ
Ｍの第１読み出しポートに出力するよう構成する。

〔産業上の利用分野〕

本発明はディジタルフィルタに係り、特に高域ノイズを
除去し、入力信号のサンプリング周波数を下げて出力す
るデシメーションフィルタに関する。

ディジタルフィルタは、従来のアナログ信号に対するフ
ィルタ機能をディジタル演算により実現するフィルタで
ある。このディジタルフィルタは［シャノンの標本化定
理」に従ってサンプリングされた時系列信号をフィルタ
リングする。ここに、「シャノンの標本化定理」とは、
原アナログ信号を少なくとも２ｆ　　（ｆ　　：カット
オフ周波数）ＣＣ の周波数でサンプリングすることにより原アナログ信号
を歪なく復元できるとする定理である。ディジタルフィ
ルタにおいては、上記定理に従わない場合、そのサンプ
リング信号には原アナログ信号のｆ　　／２（ｆ　　：
サンプリング周波数）以上Ｓ　　　　　　　　　　　Ｓ の周波数成分がその周波数を境として折り返されて高周
波数部分に大きな歪が発生することになる。

この歪を折り返し歪という。

このような高いサンプリング周波数で人力される時系列
サンプリング信号に付帯する高周波数成分の除去、およ
び折り返し歪を抑制し入力信号のサンプリング周波数を
下げて出力するディジタルローパスフィルタをデシメー
ションと呼ぶ。

このようなデシメーションフィルタは、ディジタルオー
ディオ機器（例えば、Ｄｌｇｉｔａｌ　ＡＵＤＩＯＴＡ
ＰＥプレーヤ等）のアナログ信号をディジタル信号に変
換するに際してサンプリング周波数（通常、４４．１ｋ
Ｈｚ）を再生必要帯域のナイキスト周波数の２〜１０数
倍に上げてサンプリングを行い音質を改善するような場
合に用いられる。つまり、サンプリング周波数を高くと
ることは、必要帯域の量子化雑音の発生を減少させて原
音の再現性を向上させる。ディジタル信号に変換後は高
いサンプリング周波数のままではなく、必要サンプリン
グ周波数に落として出力すればよいのであるから、この
出力側においてサンプリング周波数を低下させるのにデ
シメーションフィルタが用いられる。

〔従来の技術〕

一般に、ディジタルフィルタには非巡回型の有限長イン
パルス応答（Ｆ　Ｉ　Ｒ二Ｉ’１ｎｌｔｏ　Ｉｍｐｕｌ
ｓｅＲｅｓｐｏｎｅｅ）システムと、巡回型の無限長イ
ンパル′ス応答（Ｉ　Ｉ　Ｒ：　Ｉｎｒｌｎｌｔｏ　Ｉ
ｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｃｏ　）システムとに大別
される。ＦＩＲ型ディジタルフィルタはフィルタ演算に
供するデータを有限なものとし、データを巡回させずに
開ループでフィルタ演算を行うよう構成される。一方、
ＩＩＲ型ディジタルフィルタはフィルタ演算に供するデ
ータを無限なものとし、したがってデータを巡回させる
閉ループを構成する。

従来のＦＩＲ型ディジタルフィルタは１つの乗算器と１
つの加算器を用いて演算部を構成し、シフトレジスタを
ＲＡＭにサンプリング信号列を蓄積し、これを順次読み
出して順番に積和演算を行う°よう構成されていた。か
かるディジタルフィルタの公知例として「ディジタル信
号処理システム」、第１１３頁〜第１２３頁、東海大学
出版会発行（１９８６年１０　Ｂ　２５日）が挙げられ
る。

従来のＦＩＲ型ディジタルフィルタの例を第８図〜第１
０図を示し、そあ概略を以下に説明する。

第８図は直接型ＦＩＲディジタルフィルタの例である。

このディジタルフィルタはｚ−１の単位遅延演算器１と
、フィルタ係数ｈ　　−ｈ　　　の係数ＯＮ−１ 乗算器２と、加算器３を用い、時系列サンプリング入力
信号（以下、入力信号列という。）Ｘ（。）から時系列
サンプリング出力信号（以下、出力信号列という。）ｙ
　　を得るものである。ここに（ｎ） 出力信号列ｙ　　は、 （ｎ） で表わされる。ｉは０〜Ｎ−１の正の整数である。

このような直接型ＦＩＲディジタルフィルタはより具体
的には第９図に示子ようなハードウェアで実現される。

このディジタルフィルタは経済的なハードウェア構成と
するために、１乗算器１加算器を用いたものである。す
なわち、マルチプレクサ４と、ＬビットＮ−１段のデー
タ信号用シフトレジスタ５と、ＬビットＮ段のフィルタ
係数用シフトレジスタ６と、Ｌビット乗算器７と、Ｌビ
ット加算器８と、その積和値を蓄積するＬビットレジス
タ９とを用いて出力信号列ｙ　　を算出す（ｎ） るように構成される。

次に、第９図のディジタルフィルタは、データ信号用シ
フトレジスタ５に代えてＲＡＭｌ０を用い、フィルタ係
数用シフトレジスタ６に代えてＲＯＭＩＩを使用した例
である。第９図において、ＤＡＲ１２はＲＡＭｌ０のア
ドレスレジスタであり、ＣＡＲ１３はＲＯＭＩＩのアド
レスレジスタである。このハードウェア構成によれば、
演算動作をパイプライン方式により行うため、演算処理
速度の高速化が可能である。

〔発明が解決しようとする課題〕

しかしながら上記従来のディジタルフィルタのハードウ
ェア構成を用いてデシメーションフィルタを構成した場
合、次の２つの欠点がある。１つは各入力信号系のそれ
ぞれについて演算を行うため、積和演算の回数が多くな
り、処理速度が遅くなる。他の１つは、演算動作が入力
信号列のサンプリング周波数に同期して行われるため、
高速性が要求される。

そこで、本発明は、特に演算回路の高速性を必要とせず
、単位時間当りの積和演算回数を大幅に一少しうるディ
ジタルフィルタを提倶することをＬ１的とする。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、第１図、第２図
に示すように、時系列サンプリング人力信号Ｘ　　を各
アドレスごとに個々に記憶する（ｎ） ＲＡＭ１００と、複数のフィルタ係数８１を各アドレス
ごとに個々に記憶するＲＯＭ２００と、前記ＲＡＭ１０
０およびＲＯＭ２００に対する読み出しアドレス信号を
発生する読み出しアドレス発生部３００と、前記読み出
しアドレス信号によって読み出されたＲＡＭ記憶値Ｘ　
　およびＲＯＭ（ｎ） 記憶値ａ１に基づいてフィルタ演算を行なって時系列出
力信号ｙ　　を出力する演算部４００と、（ｎ） を備えたディジタルフィルタにおいて、前記ＲＡＭ１０
０は相異なる２つのアドレスを同時にアクセス可能な第
１および第２の読み出しポート１０２．１０３を有し、
前記読み出しアドレス発生部３００は、すでに前記時系
列サンプリング信号Ｘ　　が記憶されたＲＡＭ１００に
おける任意（ｎ） のアドレスをスタートアドレスＬ、Ｌ−１として定め、
このスタートアドレスＬ、Ｌ、をフィルタ演ｐ周期で１
アドレスずつ進歩させ、各スターアドレス単位で当該ス
タートアドレスＬ−１より時間的に先行するアドレスを
Ｎ個ずつ飛び越してそれぞれアクセスする先行アドレス
信号ＡＤＲ−Ｂを前記ＲＡＭ１００の第２の読み出しポ
ート１０３に出力し、かつ、前記スタートアドレスＬよ
り時間的に後行するアドレスを前記先行アドレス信号Ａ
ＤＨ−Ｂに同期しＮ個ずつ飛び越してそれぞれアクセス
する後行するアドレスＡＤＨ−Ａを前記ＲＡＭ１００の
読み出しポート１０２に出力するよう番＆成する。

〔作用〕

本発明によれば、読み出しアドレス発生部３００はスタ
ートアドレスＬ、を基準にしてそれより前に人力された
入力信号列に対応するアドレスをＮ個おきにアクセスす
る先行アドレス信号ＡＤＨ−Ｂを生成してＲＡＭ１００
の第２読み出しポート１０３に出力する。これと同時に
スタートアドレスＬを基準にしてそれより後に人力され
た人力信号列に対応するアドレスをＮ個おきにアクセス
する後行アドレス信号ＡＤＲ−Ａを生成してＲＡＭ１０
０の第１読み出しポート１０２に出力する。したがって
、読み出しアドレス発生部３０−０からは先行アドレス
信号ＡＤＲ−Ｂと後行アドレス信号ＡＤＨ−Ａとの２つ
が互いに同期し、かつ同一周期で発生し、ＲＡＭ１００
の各読み出しポート１０２，１０３に与えられることに
なる。

ＲＡＭ１００では人力される先行アドレス信号Ａ−Ｄ　
Ｒ−Ｂおよび後行アドレス信号ＡＤＲ−Ａによってアク
セスされるアドレスに記憶されているデータＸＡ、ＸＢ
を２つ同時に出力する。その記憶値ＸＡ、ＸＢとＲＯＭ
２００のフィルタ係数ａｔとを用いてフィルタ演算が行
なわれる。１つのスタートアドレスを基準とするフィル
タ演算が終了すると、読み出しアドレス発生部３００で
は、前のアドレスデータより１つ先のアドレスに歩進さ
れ、この歩進された新たなスタートアドレスＬ　＋ｔ−
Ｌ−２を基準として上記同様のアドレスの発生とフィル
タ演算が実行され、以下同様に繰り返される。

このように、２つのアドレス信号ＡＤＲ−Ａ。

ＡＤＲ−Ｂを発生され、そのアドレス信号はサンプリン
グ周期の１／Ｎ周期であるため、演算回数を１／Ｎとす
ることができ、かっ１／Ｎのデシメーション比（出力サ
ンプリング周波数／人力サンプリング周波数）に適合し
たデシメーションフィルタを比較的簡単な構成とするこ
とができ、ハードウェア化に有利となる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

デシメーションフィルタ まず、デシメーションフィルタについて説明しておく。

第３図に示すように、通常のディジタルフィルタの場合
、フィルタ演算は各入力信号Ｘ　　ごと（ｎ） にフィルタ演算を終了しなければならず、したがって入
力信号列Ｘ　　のサンプリング周期Ｔ内で（ｎ） １回のフィルタ演算を完了しなければならない。

これに対し、ＦＩＲ型ディジタルローバスフィルタであ
るデシメーションフィルタは、第４図に示すように、Ｎ
個の入力信号Ｘ　　ごとにフィル（ｎ） 夕演算を行えばよく、したがってＮ個の人力信号に１回
、つまり周期ＮＴ内で完了すればよい。

デシメーションフィルタにおいては、人力信号列ｘ　　
１出力信号列ｙ　　１フイルタのタップ（ｎ）　　　　
　　　　（ｎ） 長（フィルタ係数の個数）をＭ１フィルタ係数をａｉ　
（ｉ−０，１，２，・・・、Ｎ）としたとき、出力信号
列ｙ　　は （ｎ） Ｙ（１）”　Ｉ　　ａｋ”　ｘ（ｎ−ｋ）　　　　　”
’　（１）で表わされる。さらに、直線位相性を得るた
め、フィルタ係数ａｉに次の条件を加味する。

ｋ　　□ｋ　　　　　　　　　　　・・・（２）式（１
）、（２）より、変形して 鼾Ｌ ｙ（ｎ）−Σ　ａｋ　”　ｘ（ｎ−ｋ）　＋Ｘ（ｎ−Ｍ
＋ｋ）　〕・・・（３） を得る。上記（３）式の演算を行うことによりデシメー
ションフィルタの出力を得る。

ここに、フィルタのタップ長Ｍは次のように決定する。

０Ｍを奇数とする（　ａ　Ｉの個数はＭ＋１個）。

■Ｍ＋１をＮの倍数とする。

、’、Ｍ＋ｌ−２・ｍ−Ｎ　（ｍは整数）また、式（３
）の演算において、フィルタ係数ａｔの添字ｌに注目し
、ｉをＮで割ったときの余りで類別し、Ｎ個のグループ
に分ける。そのために、式（３）を次のように変形する
。

・・・（４） 従って、１時間にｍ個ずつ積和演算を行ない、１時間ご
とに得られる演算結果をＮ個分累積し、１回のフィルタ
演算を完了する。本発明に係るディジタルフィルタは上
記式（４）の演算を実行すべく構成されている。

構成 次に、上記式（４）を実現するためのハードウェア構成
について説明する。

第５図に示すように、ディジタルフィルタは人力信号別
Ｘ　　の各信号値を入力順にアドレスを（ｎ） 割り当てて記憶するＲＡＭ１００と、フィルタ係数ａｋ
を所定のアドレスを割り当てて記憶するＲＯＭ２００と
、前記ＲＡＭ１００およびＲＯＭ２００に読み出しおよ
び書き込みアドレスに出力するアドレス発生部３００と
、ＲＡＭ１００からの読み出しデータに基づいて９式（
４）のフィルタ演算を行う演算部４００と、を備えて構
成される。

ＲＡＭ１００は３ボ一トＲＡＭと称されるもので、１つ
の書き込みポート１０１と２つの読み出しポート、すな
わち第１読み出しポート１０２および第２読み出しポー
ト１０３を有している。このうち、第１読み出しポート
１０２と第２読み出しポート１０３は同時に読み出しが
可能であり、したがってＲＡＭ１００は同時に２つの読
み出しデータＸＡ、ＸＢを出力することができる。

アドレス発生部３００は、クロック発生部５００からの
クロックＣＫ　　、ＣＫ　　、ＣＫ３およびＬｏａｄ信
号Ｌｏａｄ　　、Ｌｏａｄ２に基づ■ いて、ＲＡＭ１００に対する第１リードアドレス信号Ａ
ＤＨ−Ａ、第２、リードアドレス信号ＡＤＨ−Ｂおよび
ライトアドレス信号ＡＤＨ−Ｗと、ＲＯＭ２００に対す
るリードアドレス信号ＡＤＨ−Ｒとを出力する。１／Ｎ
デシメーシヨンの場合のクロック発生部５００からのク
ロックＤＫ、。

ＣＫ　　、ＣＫ　　、Ｌｏａｄ　　、Ｌｏａｄ２の凸周
期の関係は第６図に示す通りである。図中、ＴはＣＫ２
の１周期を示しており、Ｎ、ｍは係数である。この周期
と遅延器３０１との関連において、遅延器３０１の遅延
量はＴ／２以下とする。

ここで、第７図にアドレス発生部３００の詳細を示す。

アドレス発生部３００は、単位遅延（Ｚ−１）器３０１
を介して単位遅延されたクロックＣＫｌに基づいて演算
開始すべきＲＡＭ１００内のアドレス（以下、アップカ
ウントスタートアドレスという。）Ｌを設定するアップ
カウンタからなるスタートアドレスカウンタ３０２Ａと
、スタートアドレスカウンタ３０２Ａ内のカウント出力
値をプリセット値とし、その値からクロツクＣＫ２に基
づいてアップカウントするアップカウンタ３０３Ａと、
アップカウンタ３０３Ａのカウント出力値のうちＮ個（
例えば、Ｎ−４）ごとにその値を蓄積して第１リードア
ドレス信号ＡＤＨ−Ａを出力する後行アドレスレジスタ
３０４Ａと、を有する。

さらに、アドレス発生部３００はスタートアドレスカウ
ンタ３０２Ａのカウント出力値をプリセット値とし、ク
ロックＣＫｌ　（スタートアドレスカウンタ３・０２Ａ
のクロックＣＫ、より単位遅延ｚ−１だけ進み位相）に
基づいて演算開始すべきＲＡＭ１００内のアドレス（以
下、ダウンカウントスタートアドレスＬ−１という。）
を設定するダウンカウンタからなるスタートアドレスカ
ウンタ３０２Ｂと、このスタートアドレスカウンタ３０
２Ｂの出力カウント値をプリセット値としその値からク
ロックＣＫ２に基づいてダウンカウントするダウンカウ
ンタ３０３Ｂと、このダウンカウンタ３０３Ｂのカウン
ト出力値のうちＮ個（後行アドレスレジスタ３０４Ａと
同じ＜、Ｎ−４）ごとにその値を蓄積して第２リードア
ドレス信号ＡＤＲ−Ｂを出力する先行アドレスレジスタ
３０４Ｂと、を有する。加えて、アドレス発生部３００
は２つの単位遅延器３０１を介して人力されるクロック
ＣＫ、に基づいてライトアドレス信号ＡＤＨ−Ｗを発生
するアップカウントするカウンタ３０５と、単位遅延器
３０１介して人力されるクロックＣＫ　２に基づいてリ
ードアドレス信号ＡＤＨ−Ｒを発生するカウンタ３０６
と、を備えている。

再び、第５図に戻って、演算部４００は第１リードアド
レス信号ＡＤＨ−Ａおよび第２１フ一ドアドレス信号Ａ
ＤＨ−Ｂによって読み出された２つの読み出しデータ、
すなわちアップカウントスタートアドレスＬを基準とす
る後行入力信号記憶データ（以下、後行データという。

）ＸＡと、ダウンカウントスタートアドレスＬ−１を基
準とする先行人力信号記憶データ（以下、先行データと
いう。）ＸＢとを加算する第１加算器４０１と、第１加
算器４０１の加算値とＲＯＭ２００からのフィルタ係数
ａｋとの積を演算する乗算器４０２と、乗算器４０２の
積の値と先に演算されてフィードバックされた演算値（
以下、前回演算値という。）ｙ（ｎ−１）とを加算する
第２加算器４０３と、第２加算器４０３の積和計算値で
ある出力信号ｙ（。）を蓄積するレジスタ４０４とを備
えて構成される。

なお、第１加算器４０１とＲＡＭ１００の第１読み出し
ポート１０２、第２読み出しポート１０３とを直接接続
した点は、従来（第１０図）がＢＵＳを用いて転送して
いる点に比べて特徴的であり、これによりデータの転送
が高速化される点で優れている。

動作 次に、動作を説明する。

まず、全体の流れとしては、アドレス発生部３００がフ
ィルタ演算に必要なデータ、すなわち第１リードアドレ
ス信号ＡＤＲ−Ａ、第２リードアドレス信号ＡＤＨ−Ｂ
、リードアドレス信号ＡＤＨ−Ｒを発生し、ＲＡＭ１０
０およびＲＯＭ２００にそれぞれ対応する読み出しアド
レスを出力してアクセスを行う。ＲＡＭ１００では後行
データＸＡおよび先行データＸＢを同時出力して演算部
４００に与えるとともに、ＲＯＭ２００が後行データＸ
Ａ、先行データＸＨに対応するフィルタ係数ａ１を演算
部４００に与える。演算部４００は、後行データＸＡ、
先行データＸＢおよびフィルタ係数ａｔに基づいてフィ
ルタ演算を行う。

ＲＯＭ２００の読み出しアドレスの順序は、通常は、デ
ィジタルフィルタのようにフィルタ係数ａ１の添字ｉの
順序通りとはならない。これは、ＲＡＭ１００の読み出
しアドレス、第１リードアドレス信号ＡＤＨ−Ａ、第２
リードアドレス信号ＡＤＨ−８が順番通りではなく、４
個の飛び越しアクセスとなるからである。以下の説明で
は、フィルタ係数ａｌのアドレスは第７図に示すように
、第１リードアドレス信号ＡＤＲ−Ａおよび第２リード
アドレス信号ＡＤＨ−Ｂに対応した順にでＲＯＭアドレ
スが変更されるものとする。

演算部４００におけるフィルタ演算は、デシメ−ジョン
比１／Ｎ−１／４とした場合、次の（５）式が実行され
る。

さて、第８図に示すように、式（５）のフィルタ演算を
実行すべく、動作が開始されると、アドレス発生部３０
０においてはスタートアドレスカウンタ３０２Ａにアッ
プカウントスタートアドレスＬ１スタートアドレスカウ
ンタ３０２ＢにダウンカウントスタートアドレスＬ−１
がセットされる。スタートアドレスカウンタ３０２Ａと
スタートアドレスカウンタ３０２Ｂの値は同時にアップ
カウンタ３０３Ａとダウンカウンタ３０３Ｂにそれぞれ
プリセットテータとしてロードされる。アップカウンタ
３０３Ａおよびダウンカウンタ３０３　Ｂはこのプリセ
ット値、すなわちアップカウントスタートアドレスＬ、
ダウンカウントスタートアドレスＬ−１をそれぞれ初期
値とし、クロックＣＫ２の周期でカウントアツプおよび
カウントダウンを開始する。このカウント動作の間、後
行アドレスレジスタ３０４Ａ、先行アドレスレジスタ３
０４Ｂは４つ飛び越しで各カウント値をラッチする。す
なわち、後行アドレスレジスタ３０４　Ａにおいては第
１リードアドレス信号人ＤＲ−Ａ冒Ｌ＋４．Ｌ＋８．Ｌ
＋１２のようにアクセスされてそのアドレスにあるＲＡ
Ｍ１００内の後行データＸＡが第１読み出しポート１０
２から読み出される。一方、先行アドレスレジスタ３０
４Ｂにおいては、第２リードアドレス信号ＡＤＨ−Ｂ−
Ｌ〜５．Ｌ−９のようにアクセスされてそのアドレスに
あるＲＡＭ１００内の先行データＸＢが第２読み出しポ
ート１０３から読み出される。読み出された各後行デー
タＸＡ、先行データＸＢは順次演算部４００内で演算さ
れ、アップカウンタ３０３Ａ、ダウンカウンタ３０３Ｂ
が４ｍ回カウントすると、その間に読み出された後行デ
ータＸＡ、先行データＸＢにより式（５）の右辺第１項
（５−０）の積和演算が終了する。なお、アップカウン
タ３０３Ａ、ダウンカウンタ３０３Ｂは周期Ｔの間に４
ｍ回カウントし、ｍ回の読み出しが実行される。

次に、上記前回の演算終了直前に、スタートアドレスカ
ウンタ３０２Ａは１つカウントアツプし、アップカウン
トスタートアドレスＬはｔ＋ｉとなり、スタートアドレ
スカウンタ３０２Ｂは１つカウントダウンしてＬ−２を
スタートアドレスとしして設定される。そして、上述と
同じカウント動作杆ない、それによって生じた第１リー
ドアドレス信号ＡＤＨ−Ａ、第２リードアドレス信号Ａ
ＤＨ−Ｂにより後行データＸＡ、先行データＸＢ、フィ
ルタ係数８１が読み出され、演算部４００は式（５）の
右辺第２項（５−１）の積和演算を行う。以下、同様に
スタートアドレスカウンタ３０２Ａは順次Ｌ＋２．Ｌ＋
３・・・とアップして後行アドレス側にスタートアドレ
スをシフトし、スタートアドレスカウンタ３０２Ｂは順
次Ｌ−２゜Ｌ−３・・・とカウントダウンして先行アド
レス側にスタートアドレスを移しフィルタ演算を４回繰
り返しつつ式（５）のデシメーション比１／４の場合の
１回分の全演算を終了する。

このようにして、１回分のフィルタ演算が終了した時点
では、スタートアドレスカウンタ３０２Ａのカウント値
はＬ＋３、スタートアドレスカウンタ３０２Ｂのカウン
ト値はＬ−４となっている。次の回のフィルタ演算を始
める直前に、スタートアドレスカウンタ３０２Ｂにはス
タートアドレスカウンタ３０２Ａのカウント値Ｌ＋３が
ロードされ、その後にスタートアドレスカウンタ３０２
ＡはカウントアツプしてスタートアドレスをＬ＋４とす
る。以下、上記同様に式（５）の演算の全てを実行し、
終了時点のスタートアドレスカウンタ３０２Ａのカウン
ト値をスタートアドレスカウンタ３０２Ｂのスタートア
ドレスとしてロードし、スタートアドレスカウンタ３０
２Ａは１つカウントアツプして、次の演算を行う・・・
というように、順次スタートアドレスを４つずつ後行ア
ドレス側にシフトさせつつ演算を行う。

〔発明の効果〕

以上に述べた通り、本発明によれば、単位時間当りの演
算量を減少させることができ、特に高速化のための手段
を講することなく、フィルタリング処理を行なうことが
できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の作用説明図、 第３図は通常のディジタルフィルタの演算順序説明図、 第４図は１／Ｎデシメーシヨンフイルタの演算順序説明
図、 第５図は本発明のディジタルフィルタのブロック図、 第６図は１／Ｎデシメーシヨンの場合の各クロック信号
のタイミングチャート、 第７図はアドレス発生部のブロック図、第８図は第７図
の動作説明図、 第９図は従来の直接型ＦＩＲディジタルフィルタのブロ
ック図、 第１０図は従来の１乗算器１加算器型の直接型ＦＩＲデ
ィジタルフィルタのブロック図、第１１図はＲＡＭおよ
びＲＯＭを用いた直接型ＦＩＲディジタルフィルタのブ
ロック図である。 １００・・・ＲＡＭ １０２・・・第１読み出しポート １０３・・・第２読み出しポート ２００・・・ＲＯＭ ３００・・・アドレス発生部 ３０１・・・１１位遅延器 ３０２Ａ、３０２Ｂ・・・スタートアドレスカウンタ３
０３Ａ・・・アップカウンタ ３０３Ｂ・・・ダウンカウンタ ３０４Ａ・・・後行アドレスレジスタ ３０４Ｂ・・・先行アドレスレジスタ ３０５．３０６・・・カウンタ ４００・・・演算部 ５００・・・クロック発生部 Ｘ（。）・・・入力信号列 ｙ　　・・・出力信号列 （ｎ） Ｌ・・・アップカウントスタートアドレスＬ−１・・・
ダウンカウントスタートアドレスＡＤＲ−Ａ・・・第１
リードアドレス信号ＡＤＨ−Ｂ・・・第２リードアドレ
ス信号ＡＤＨ−Ｗ・・・ライトアドレス信号 ＡＤＨ−Ｒ・・・リードアドレス信号 ＣＫ　　、ＣＫ　　、ＣＫ３・・・クロック通常０ディ
ジクルフィルタ０演草順序説岨口蔓　３　日 ｌ／〜デシメーションフ、ｆルタの清算７榎邊賃明皿筈
４　回

Claims (1)

1. 【特許請求の範囲】 １、時系列サンプリング入力信号（ｘ＿（＿ｎ＿））を
   各アドレスごとに個々に記憶するＲＡＭ（１００）と、
   複数のフィルタ係数（ａ＿ｉ）を各アドレスごとに個々
   に記憶するＲＯＭ（２００）と、前記ＲＡＭ（１００）
   およびＲＯＭ（２００）に対する読み出しアドレス信号
   を発生する読み出しアドレス発生部（３００）と、前記
   読み出しアドレス信号によって読み出されたＲＡＭ記憶
   値（ｘ＿（＿ｎ＿））およびＲＯＭ記憶値（ａ＿１）に
   基づいてフィルタ演算を行なって時系列出力信号（ｙ＿
   （＿ｎ＿））を出力する演算部（４００）と、を備えた
   ディジタルフィルタにおいて、 前記ＲＡＭ（１００）は相異なる２つのアドレスを同時
   にアクセス可能な第１および第２の読み出しポート（１
   ０２）、（１０３）を有し、前記読み出しアドレス発生
   部（３００）は、すでに前記時系列サンプリング信号（
   ｘ＿（＿ｎ＿））が記憶されたＲＡＭ（１００）におけ
   る任意のアドレスをスタートアドレス（Ｌ、Ｌ＿−＿１
   ）として定め、このスタートアドレス（Ｌ、Ｌ＿−＿１
   ）をフィルタ演算周期で１アドレスずつ歩進させ、各ス
   ターアドレス単位で当該スタートアドレス（Ｌ＿−＿１
   ）より時間的に先行するアドレスをＮ個ずつ飛び越して
   それぞれアクセスする先行アドレス信号（ＡＤＲ−Ｂ）
   を前記ＲＡＭ（１００）の第２の読み出しポート（１０
   ３）に出力し、かつ、前記スタートアドレス（Ｌ）より
   時間的に後行するアドレスを前記先行アドレス信号（Ａ
   ＤＲ−Ｂ）に同期しＮ個ずつ飛び越してそれぞれアクセ
   スする後行アドレス信号（ＡＤＲ−Ａ）を前記ＲＡＭ（
   １００）の第１読み出しポート（１０２）に出力するよ
   うに構成したことを特徴とするディジタルフィルタ。 ２、請求項１記載のディジタルフィルタにおいて、読み
   出しアドレス発生部（３００）は、すでに時系列サンプ
   リング信号（ｘ＿（＿ｎ＿））が記憶された任意のアド
   レスをスタートアドレス（Ｌ、Ｌ＿−＿１）として定め
   、順次フィルタ演算周期に同期したタイミングで１つの
   アドレスごとに前記スタートアドレスを進歩させるスタ
   ートアドレスカウンタ（３０２Ａ）、（３０２Ｂ）と、 前記スタートアドレス（Ｌ、Ｌ＿−＿１）より時間的に
   先行するアドレスを減算するダウンカウンタ（３０３Ｂ
   ）と、 前記スタートアドレス（Ｌ）より時間的に後行するアド
   レスを前記ダウンカウンタ（３０３Ｂ）に同期しかつ同
   一周期で加算するアップカウンタ（３０３Ａ）と、 前記ダウンカウンタ（３０３Ｂ）のカウント出力値をＮ
   個ずつ飛び越して格納する先行アドレスレジスタ（３０
   ４Ｂ）と、 前記アップカウンタ（３０３Ａ）のカウント出力値をＮ
   個ずつ飛び越して格納する後行アドレスレジスタ（３０
   ４Ａ）と を備えて構成されていることを特徴とするディジタルフ
   ィルタ。