JPH0279617A

JPH0279617A - Ｔフリップフロップ回路

Info

Publication number: JPH0279617A
Application number: JP63233193A
Authority: JP
Inventors: Susumu Adachi; 晋足立
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1988-09-16
Filing date: 1988-09-16
Publication date: 1990-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明はインバータ素子、トランスファゲート等の半導
体ゲート回路素子からなる１７９７１７０７１回路に関
する。

〈従来の技術〉半導体回路によるインバータ素子とトランスファゲート
を組み合わせた１７９７１７０７１回路として、従来、
第５図または第６図に示すものが知られている。

第５図は一般的な従来の回路で、４個のインバータ素子
５１，５２．５３および５４と、４個のトランスファゲ
ート５５，５６．５７および５８から構成されており、
各トランスファゲート５５゜５６．５７および５８のド
ライブ入力を入力ＣＫ。

ｆｆとし、インバータ素子５３．５４の出力を出力Ｑ、
　　Ｑ−とする１７９７７７０７１回路である。

この第５図の回路をより集積度を上げるべく改良したも
のが第６図に示す回路であり、３個のインバータ素子６
１．６２および６３と、４個のトランスファゲート６４
，６５．６６および６７から構成され、同様に各トラン
スファゲート６４〜６７のドライブ入力を人力ＣＫ、　
　ＧＫ、インバータ素子６２．６３の出力をＱ、　Ｑと
する１７９７７７０７１回路で、第５図に示す回路に比
してゲート数を１個減少させることによって高集積化を
達成している。

なお、第７図は以上の各インバータ素子の説明図で、（
ａ）、　（ｂ）に入力Ａと出力Ｂの関係を示し、また、
（Ｃ）にはコンプリメンタリ形のＭＯＳ　　ＦＥＴを用
いた実際の回路構成例を示す。

また、第８図は以上の各トランスファゲートの説明図で
、（ａ）、　（ｂ）にドライブ人力Ｃ，Ｄとチャンネル
（Ｅ−Ｆ間）の状態を示し、（Ｃ）には同じ（コンプリ
メンタリ形のＭＯＳ　　ＦＥＴを用いた実際の回路構成
例を示す。

〈発明が解決しようとする課題〉近年、半導体回路のより高集積化への要求が強く、そこ
で本発明は、第６図に示す回路よりもゲート数を更に少
（し、より集積度の高い１７９７７７０７１回路を実現
することを目的としている。

く課題を解決するための手段〉上記の目的を達成するための構成を、実施例に対応する
第１図を参照しつつ説明すると、本発明は、第１のイン
バータ素子１の出力と第２のインバータ素子２の出力を
第１のトランスファゲート４を介して接続し、第２のイ
ンバータ素子２の出力と第３のインバータ素子３の入力
を相互に接続し、第１のインバータ素子１の入力には、
第２のトランスファゲート５を介して第２のインバータ
素子２の出力を、かつ、第３のトランスファゲート６を
介して第３のインバータ素子３の出力をそれぞれ接続す
る。また、第１および第２のインバータ素子１および２
の入力を、それぞれキャパシタ７および８を介して接地
する。

そして、各トランスファゲート４，５．６を当該Ｔフリ
ップフロップ回路の入力ＣＫ、でπによって駆動してこ
のうち第１と第２のトランスファゲート４と５は互いに
同一の動作を、かつ、第３のトランスファゲート６はこ
れらと逆の動作を行うよう構成し、また、第２および第
３のインバータ素子２および３から当該Ｔフリップフロ
ップ回路の出力−ｑおよびＱを取り出すよう構成する。

〈作用〉キャパシタ７．８が充電されていない初期状態ニオいて
、入力ＣＫが“′０”　（グランドレベル）の状態で第
１および第２のトランスファゲート４および５のチャン
ネルがショートするようにすると、この初期状態で入力
ＣＫが“０”の間は、各部の電圧レベルは第２図（ａ）
に示す通りとなり、出力Ｑは“１”　（電源レベル）で
安定する。この間にキャパシタ８が充電される。

次に入力ＣＫが“１”になると、第１および第２のトラ
ンスファゲート４および５がオープン、第３のトランス
ファゲート６がショートの状態となり、キャパシタ８の
充電電圧によって各部の電圧レベルは第２図（ｂ）に示
す通りとなり、出力Ｑは“１゛を保つ。この間にキャパ
シタ７が充電される。

そして、この状態から入力ＣＫが再び“０゛°となると
、今度はキャパシタ７の充電電圧によって各部の電圧レ
ベルは第２図（Ｃ）に示す通りとなり、出力Ｑは“０°
°に転する。

以上の結果、入力ＣＫと出力Ｑは第３図に示す関係とな
り、３個のインバータ素子、３個のトランスファゲート
および２個のキャパシタで１７９７７７０７１回路を構
成できる。

〈実施例〉第１図は本発明実施例の回路構成図である。

第１のインバータ素子１の出力は、第１のトランスファ
ゲート４を介して第２のインバータ素子２の入力と接続
されている。この第２のインバータ素子２の出力は、直
接第３のインバータ素子３の入力と接続され、かつ、第
２のトランスファゲート５を介して第１のインバータ素
子１０入力と接続されている。この第１のインバータ素
子１の入力には、また、第３のトランスファゲート６を
介して第３のインバータ素子３の出力も接続されている
。

また、第１および第２のインバータ素子１および２の入
力は、それぞれキャパシタ７および８を介して接地され
ている。

各インバータ素子１〜３はそれぞれ前記した第７図に示
されているものと同様の素子であり、また、各トランス
ファゲート４〜６は第８図に示されているものと同等の
素子であって、この各トランスファゲート４〜６のドラ
イブ入力に、この１２９７１２０７１回路の入力ＣＫ、
！が供給される。ここで、第１と第２のトランスファゲ
ート４と５は入力ＣＫ、でＸによって常に同一の状態に
、また、第３のトランスファゲート６は常にこれらと逆
の状態となるよう、入力ＣＫ、τにの供給端子をそれぞ
れ設定している。この例では、ＣＫが“０”の状態で第
１と第２のトランスファゲート４と５のチャンネルが導
通し、第３のトランスファゲート６のチャンネルの導通
が絶たれるように接続している。

そして、この１２９７１２０７１回路のＱ出力は第３の
インバータ素子３の出力から、百出力は第２のインバー
タ素子２の出力からそれぞれ取り出されている。

次に作用を述べる。

第２図は各トランスファゲート４〜６を入力ＣＫ（でＹ
）によって開閉するスイッチとしてそのチャンネルの導
通状態を表現して示す等価モデルである。

キャパシタ７および８が充電されていない初期状態にお
いては、入力ＣＫが“”Ｏ”（グランドレベル、以下同
じ）の間は、第２図（ａ）に示す状態となり、出力Ｑが
“ｌ”　（電源レベル、以下同じ）、出力頁が“０“と
なる。そして、この状態では第１のインバータ素子１の
出力が“Ｉ　Ｉ＋となるから、この間にキャパシタ８が
充電される。

次に、入力ＣＫが“１°゛に転すると各トランスファゲ
ート４〜６の導通状態は第２図伽）に示すようになるが
、キャパシタ８の充電電圧によって第２のインバータ素
子２の入力がＩｌｌ″を保ち、従ってその出力はＯ”、
また、第３のインバータ素子３の出力は“１”をそれぞ
れ保つ。つまり、出力Ｑ、　Ｑは変化せずそれぞれ°＋
　Ｉ　ｎ、“０゛を保って安定する。ただし、この状態
では第１のインバータ素子１の入力は、第３のトランス
ファゲート６によって第３のインバータ素子３の出力と
接続°されるので“１”に転する。故にこの間にキャパ
シタ７が充電される。

次いで入力ＣＫが再び０”に転すると、各トランスファ
ゲート４〜６の導通状態は第２図（Ｃ）に示すように同
図（ａ）の状態に戻るものの、キャパシタ７の充電電圧
によって第１のインバータ素子１の入力は“ｌ”、その
出力は“０”を保ち、第２のインバータ素子２の入力は
第１のトランスファゲート４によって第１のインバータ
素子１の出力と接続されるから、その出力は°“ｌ”に
転じ、これによって第３のインバータ素子３の出力は“
Ｏ１１に転する。つまりＱ出力が“０”２頁出力が”１
”に転する。

以上の動作をタイムチャートで示したのが第３図であり
、第２図（ａ）、　（ｂ）および（Ｃ）の状態はそれぞ
れ第３図Ａ、ＢおよびＣの状態に対応している。

なお、第２図（Ｃ）の状態から入力ＣＫが“１”に転す
ると、各トランスファゲート４〜６の導通状態は第２図
伽）に示す通りとなるが、キャパシタ８は第２図（Ｃ）
の状態において第１のインバータ素子１の出力と接続さ
れて放電されるからその充電電圧はグランドレベル（“
０”）となっており、従って第２のインバータ素子２の
入力は“０”、その出力は“１”を保ち、出力Ｑ、　　
Ｑはそれぞれ“０°°。

“１°゛を保つことになり、Ｔフリップフロップとして
の動作を行うことができる。

ここで、キャパシタ７および８の容量は、入力ＣＫの周
期が速ければ速いほど小さくてよく、例えば各素子の電
源電圧レベルを５■とし、入力ＣＫの周期を２００ｎＳ
とすると、キャパシタ７および８の容量は０．０５ｐＦ
程度でよいことがシミュレートによって確認されている
。第４図はその計算結果を示すグラフで、入力ＣＫの反
転時において出力Ｑにはわずかにノイズが現われるもの
の、実用に供して問題のない特性を有するＴフリップフ
ロップが得られる。

また、例えキャパシタ７．８にある程度大きな容量が必
要であるとしても、例えばトレンチ構造にする等の対策
によって、これらの所要面積を１個のトランスファゲー
トの所要面積よりも容易に大幅に小さくすることができ
′る。

なお、各インバータ素子１〜３およびトランスファゲー
ト４〜６の具体的回路構成は第７図（Ｃ）および第６図
（Ｃ）に示されたものでなくてもよく、例えばＰチャン
ネルＭＯ３ＦＥＴを用いたもの等、他の公知の回路構成
を採用し得ることは勿論である。

〈発明の効果〉以上説明したように、本発明によれば、３個のインバー
タ素子、３個のトランスファゲートおよび２個のキャパ
シタによって１７９７７７０７１回路を構成することが
でき、従来の高集積化された第６図に示した回路に比し
て、キャパシタが２個増加するもののトランスファゲー
トを１個少なくすることができることになり、両者の所
要面積からして省面積化が可能となり、半導体回路の集
積度を向上させることができる。

【図面の簡単な説明】

第１図は本発明実施例の回路構成図、第２図はその等価モデルで示す作用説明図、第３図はそ
の入力ＧＫと出力Ｑの関係を示すタイムチャート、第４図はその具体的なシミュレート結果を示すグラフ、第５図および第６図は従来の１７９７７７０７１回路の
構成図、第７図はそのインバータ素子の説明図、第８図は同じく
トランスファゲートの説明図である。１・・・第１のインバータ素子２・・・第２のインバータ素子３・・・第３のインバータ素子４・・・第１のトランスファゲート５・・・第２のトランスファゲート６・・・第３のトランスファゲート７．８・・・キャパシタ特許出願人　　　　　株式会社島津製作所代　理　人　
　　　　弁理士　西１）新第１図第３図第４図第６図第７（Ｑ）　　　　　　　（ｊ第８図（Ｑ）　　　　　　＜ｂ）（Ｃ）

Claims

【特許請求の範囲】

３個のインバータ素子と、３個のトランスファゲートお
よび２個のキャパシタからなり、第１のインバータ素子
の出力と第２のインバータ素子の入力を第１のトランス
ファゲートを介して接続し、上記第２のインバータ素子
の出力と第３のインバータ素子の入力を相互に接続し、
上記第１のインバータ素子の入力には、第２のトランス
ファゲートを介して上記第２のインバータ素子の出力を
、かつ、第３のトランスファゲートを介して上記第３の
インバータ素子の出力をそれぞれ接続し、上記第１およ
び第２のインバータ素子の入力をそれぞれキャパシタを
介して接地するとともに、上記各トランスファゲートを
当該Ｔフリップフロップ回路の入力によって駆動してこ
のうち第１と第２のトランスファゲートは互いに同一の
動作を、かつ、第３のトランスファゲートはこれらと逆
の動作を行うよう構成し、上記第２および第３のインバ
ータ素子から当該Ｔフリップフロップ回路の出力を取り
出すよう構成してなる、Ｔフリップフロップ回路。