JPS6182529A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6182529A JPS6182529A JP59204899A JP20489984A JPS6182529A JP S6182529 A JPS6182529 A JP S6182529A JP 59204899 A JP59204899 A JP 59204899A JP 20489984 A JP20489984 A JP 20489984A JP S6182529 A JPS6182529 A JP S6182529A
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- JP
- Japan
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- node
- potential
- vdd
- mosfet
- integrated circuit
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、昇圧回路を含む半導体集積回路装置に関する
。
。
半導体メモリ装置において、データの転送ゲートとして
Ｅ型ＭＯＳＦＥＴを用いた場合、このＭ ＯＳ Ｆ Ｅ
Ｔでのしきい値電圧相当分の電圧降下を防止し、転送
速度を向上させるために、そのゲ−ト電位を昇圧するこ
とが行われる。そのような昇圧回路の一般的な構成を第
４図に示す。Ｂが昇圧すべきノードであって、ＣＬはそ
の負荷容量である。このノードＢには、充電用ＭＯＳＦ
ＥＴ−０４１、放電用ＭＯＳＦＥＴ−０４２が接続され
ている。Ｃｐは昇圧用キャパシタであって、その一端は
ノードＢに接続され、他端はＭＯＳＦＥＴ−０４３を介
して電源電位ＶＤＤに、またＭＯＳＦＥＴ−Ｑ４４を介
して接地電位Ｖｓｓに接続されるようになっている。こ
の昇圧回路は、まずＭＯＳ Ｆ Ｅ Ｔ−Ｑ４４をオン
にしてノードＡをＶｓｓにし、ＭＯＳＦＥＴ−０４１を
オンにしてノードＢをＶＤＤまで充電する。そしてＭＯ
Ｓ Ｆ Ｅ Ｔ−０４１をオフにしてノードＢをフロー
ティングにした後、ＭＯＳＦＥＴ−Ｑ４４をオフ、ＭＯ
ＳＦＥＴ−０４３をオンにしてノードＡにＶｏｏを与え
ることにより、ノード８にＶｏｏ以上の昇圧電位を得る
。
Ｅ型ＭＯＳＦＥＴを用いた場合、このＭ ＯＳ Ｆ Ｅ
Ｔでのしきい値電圧相当分の電圧降下を防止し、転送
速度を向上させるために、そのゲ−ト電位を昇圧するこ
とが行われる。そのような昇圧回路の一般的な構成を第
４図に示す。Ｂが昇圧すべきノードであって、ＣＬはそ
の負荷容量である。このノードＢには、充電用ＭＯＳＦ
ＥＴ−０４１、放電用ＭＯＳＦＥＴ−０４２が接続され
ている。Ｃｐは昇圧用キャパシタであって、その一端は
ノードＢに接続され、他端はＭＯＳＦＥＴ−０４３を介
して電源電位ＶＤＤに、またＭＯＳＦＥＴ−Ｑ４４を介
して接地電位Ｖｓｓに接続されるようになっている。こ
の昇圧回路は、まずＭＯＳ Ｆ Ｅ Ｔ−Ｑ４４をオン
にしてノードＡをＶｓｓにし、ＭＯＳＦＥＴ−０４１を
オンにしてノードＢをＶＤＤまで充電する。そしてＭＯ
Ｓ Ｆ Ｅ Ｔ−０４１をオフにしてノードＢをフロー
ティングにした後、ＭＯＳＦＥＴ−Ｑ４４をオフ、ＭＯ
ＳＦＥＴ−０４３をオンにしてノードＡにＶｏｏを与え
ることにより、ノード８にＶｏｏ以上の昇圧電位を得る
。
この昇圧回路は、負荷容量ＯＬ、昇圧用キャパシタＣｐ
の容量値をそれぞれＣＬ、ＣＰで表わした時、ノードＢ
のＶＤＤからの昇圧弁Δ■は、ΔＶ−（Ｖｏ ｏ −Ｖ
ｓ ｓ ）Ｃｐ ／ （Ｃｐ ＋ＯＬ）となる。従って
負荷が大きい場合には、昇圧弁Δ■を大きくするために
は昇圧用キャパシタＣｐの容量値を大きくしなければな
らない。この結果昇圧用キャパシタの面積が増大し、チ
ップコストの増大をもたらす。また昇圧出力の立ち上が
り時間を短くするためにはノードＡを短時間で充電する
ことが必要であり、そのためには充電用ＭＯＳＦＥＴ−
０４３のディメンジョンを大きくしなければならない。
の容量値をそれぞれＣＬ、ＣＰで表わした時、ノードＢ
のＶＤＤからの昇圧弁Δ■は、ΔＶ−（Ｖｏ ｏ −Ｖ
ｓ ｓ ）Ｃｐ ／ （Ｃｐ ＋ＯＬ）となる。従って
負荷が大きい場合には、昇圧弁Δ■を大きくするために
は昇圧用キャパシタＣｐの容量値を大きくしなければな
らない。この結果昇圧用キャパシタの面積が増大し、チ
ップコストの増大をもたらす。また昇圧出力の立ち上が
り時間を短くするためにはノードＡを短時間で充電する
ことが必要であり、そのためには充電用ＭＯＳＦＥＴ−
０４３のディメンジョンを大きくしなければならない。
このこともチップ面積の増大、コストの増大をもたらす
。
。
本発明は上記した点に鑑みなされたもので、昇圧用キャ
パシタの面積増大をもたらすことなく、短時間で所望の
昇圧電位を得ることが可能な昇圧回路を備えた半導体集
積回路装置を提供することを目的とする。
パシタの面積増大をもたらすことなく、短時間で所望の
昇圧電位を得ることが可能な昇圧回路を備えた半導体集
積回路装置を提供することを目的とする。
本発明にかかる昇任回路は、昇圧すべきノードに一端が
接続された昇圧用キャパシタの他端を基準電位および電
源電位に選択的に接続するための第１および第２のスイ
ッチ回路を備え、第１のスイッチ回路を通して与える基
準電位として、電源電位とは逆極性の電位を用いたこと
を特徴とする。
接続された昇圧用キャパシタの他端を基準電位および電
源電位に選択的に接続するための第１および第２のスイ
ッチ回路を備え、第１のスイッチ回路を通して与える基
準電位として、電源電位とは逆極性の電位を用いたこと
を特徴とする。
例えばＭＯ８集積回路では通常、基板バイアス回路を内
蔵して電源電位と逆極性の基板バイアスを与えることが
行われるから、この基板バイアスを前記基準電位として
用いればよい。
蔵して電源電位と逆極性の基板バイアスを与えることが
行われるから、この基板バイアスを前記基準電位として
用いればよい。
本発明にがかる昇圧回路を用いれば、昇圧用キャパシタ
の入力端子に与える電位の差が大きくなるため、従来と
同程度の昇圧電位を得るためには昇圧用キャパシタの面
積が従来より小さくてもよく、逆に従来と同程度のキャ
パシタ面積をとれば従来より高い昇圧電位が得られる。
の入力端子に与える電位の差が大きくなるため、従来と
同程度の昇圧電位を得るためには昇圧用キャパシタの面
積が従来より小さくてもよく、逆に従来と同程度のキャ
パシタ面積をとれば従来より高い昇圧電位が得られる。
また充電用トランジスタを大きくすることなく短時間に
所望の昇圧電位を得ることができる。従ってこの昇圧回
路を内蔵することにより、集積回路チップのコスト低減
、高性能化が図られる。
所望の昇圧電位を得ることができる。従ってこの昇圧回
路を内蔵することにより、集積回路チップのコスト低減
、高性能化が図られる。
以下本発明の詳細な説明する。
第１図は、本発明をｎチャネルＭＯ８集積回路に適用し
た一実施例の昇圧回路の構成を示す。負荷容量ＣＬを持
つき昇圧すべきノードＢに充電用（７）ｎチｔネルＭＯ
ＳＦＥＴ−Ｑｌｔ 、放電用のｎチャネルＭＯＳＦＥＴ
−Ｑｌ ２が設けられ、このノードＢに昇圧用キャパシ
タＣｐの一端が接続されることは従来と変わらない。昇
圧用キャパシタＣｐの他端は第１のスイッチ回路ＳＷ工
を介して基準電位、この実施例では基板バイアス回路の
出力である基板バイアス電位ＶＢＢに接続され、また第
２のスイッチ回路ＳＷ２を介して電源電位■ＤＤに接続
されている。第１のスイッチ回路Ｓ Ｗ １は、ソース
を共通にＶＢＢに接続し、ゲートを交差接続したｎチャ
ネルＭＯＳＦＥＴ−０１４、Ｑｌｓと負荷のｎチャネル
ＭＯＳＦＥＴ−〇１６とからなるフリップフロップによ
り構成している。第２のスイッチ回路ＳＷ２は従来と同
様、ｎチャネルＭＯＳＦＥＴ−Ｑｌ ３を用いている。
た一実施例の昇圧回路の構成を示す。負荷容量ＣＬを持
つき昇圧すべきノードＢに充電用（７）ｎチｔネルＭＯ
ＳＦＥＴ−Ｑｌｔ 、放電用のｎチャネルＭＯＳＦＥＴ
−Ｑｌ ２が設けられ、このノードＢに昇圧用キャパシ
タＣｐの一端が接続されることは従来と変わらない。昇
圧用キャパシタＣｐの他端は第１のスイッチ回路ＳＷ工
を介して基準電位、この実施例では基板バイアス回路の
出力である基板バイアス電位ＶＢＢに接続され、また第
２のスイッチ回路ＳＷ２を介して電源電位■ＤＤに接続
されている。第１のスイッチ回路Ｓ Ｗ １は、ソース
を共通にＶＢＢに接続し、ゲートを交差接続したｎチャ
ネルＭＯＳＦＥＴ−０１４、Ｑｌｓと負荷のｎチャネル
ＭＯＳＦＥＴ−〇１６とからなるフリップフロップによ
り構成している。第２のスイッチ回路ＳＷ２は従来と同
様、ｎチャネルＭＯＳＦＥＴ−Ｑｌ ３を用いている。
この昇圧回路の動作タイミングを第５図に示す。
使用するＭＯＳＦＥＴのしきい値をＶＴとしてその動作
を説明すると、先ずクロックΦＬ！をＶＤＤとし、第１
のスイッチ回路ＳＷｔのＭＯＳＦＥＴ−Ｇｈ ａ 、Ｑ
ｔ ４をオンにして、昇圧用キャパシタＣｐの入力ノー
ドＡ１にＶａａを与える。この状態でりＯツク中１２を
Ｖｏｏ＋ＶＴ以上とし、ノードＢをＶＤＤまで充電する
。
を説明すると、先ずクロックΦＬ！をＶＤＤとし、第１
のスイッチ回路ＳＷｔのＭＯＳＦＥＴ−Ｇｈ ａ 、Ｑ
ｔ ４をオンにして、昇圧用キャパシタＣｐの入力ノー
ドＡ１にＶａａを与える。この状態でりＯツク中１２を
Ｖｏｏ＋ＶＴ以上とし、ノードＢをＶＤＤまで充電する
。
次にりＯツク中１２およびＱｌ１をＶｓｓとし、ノード
Ｂを７０−ティング状態に保ってクロックΦ１３をＶｏ
ｏ＋Ｖｔ以上にする。このとき第１のスイッチ回路ＳＷ
Ｌでは、ＭＯＳＦＥＴ−Ｑｓｓがオンとなり、Ｑｌ４が
オフとなってフリップフロップが反転し、ノードＡ１は
第２のスイッチ回路ＳＷ２であるＭＯＳ Ｆ Ｅ Ｔ−
Ｑｌ ３を介してｖＤＤまで充電される。これにより、
ノードＢは、 Ｖｏｏ ＋ （Ｖｏｏ−ＶａＢ）Ｃｐ ／（ＣＬ＋Ｃｐ） で昇圧される。
Ｂを７０−ティング状態に保ってクロックΦ１３をＶｏ
ｏ＋Ｖｔ以上にする。このとき第１のスイッチ回路ＳＷ
Ｌでは、ＭＯＳＦＥＴ−Ｑｓｓがオンとなり、Ｑｌ４が
オフとなってフリップフロップが反転し、ノードＡ１は
第２のスイッチ回路ＳＷ２であるＭＯＳ Ｆ Ｅ Ｔ−
Ｑｌ ３を介してｖＤＤまで充電される。これにより、
ノードＢは、 Ｖｏｏ ＋ （Ｖｏｏ−ＶａＢ）Ｃｐ ／（ＣＬ＋Ｃｐ） で昇圧される。
以上のようにこの実施例によれば、昇圧用キャパシタＣ
ｐの入力端子に与える基準電位として基板バイアス電位
ＶＢＢを用いており、通常ＶＤＤ−５Ｖに対してＶａａ
＝−３Ｖ程度であるから、昇圧用キャパシタＣｐが従来
と同じ容量値であれば、従来より高い昇圧電位を得るこ
とができる。
ｐの入力端子に与える基準電位として基板バイアス電位
ＶＢＢを用いており、通常ＶＤＤ−５Ｖに対してＶａａ
＝−３Ｖ程度であるから、昇圧用キャパシタＣｐが従来
と同じ容量値であれば、従来より高い昇圧電位を得るこ
とができる。
また昇圧用キャパシタＣｐの入力端子に与えられる電位
差が大きいため、充電用ＭＯＳＦＥＴ−Ｑ１３を大きく
しなくても昇圧電位の立ち上がり時間が短いものとなる
。また従来と同じ昇圧電位を得るためには、昇圧用キャ
パシタＣｐの面積を従来より小さくすることができる。
差が大きいため、充電用ＭＯＳＦＥＴ−Ｑ１３を大きく
しなくても昇圧電位の立ち上がり時間が短いものとなる
。また従来と同じ昇圧電位を得るためには、昇圧用キャ
パシタＣｐの面積を従来より小さくすることができる。
またこの実施例では、基準電位としてＶａＢを用いてい
るにもかかわらず、第１のスイッチ回路を構成するＭＯ
ＳＦＥＴとして格別にしきい値を他の部分のＭＯＳＦＥ
Ｔより高くしたものを用いる必要がない。即ち第１のス
イッチ回路Ｓ Ｗ １は ９フリツプフロツプを
構成しており、ＭＯＳＦＥＴ−Ｑｌ４をオフにする場合
、ＭＯＳＦＥＴ−Ｑｌｓ がオンｌｃなつ７ＭＯＳＦＥ
Ｔ−Ｑｔ ４１）ゲートにＶａａが与えられるからであ
る。従ってしきい値を高めるために特別なイオン注入等
を必要とせず、製造工程的にも有利である。
るにもかかわらず、第１のスイッチ回路を構成するＭＯ
ＳＦＥＴとして格別にしきい値を他の部分のＭＯＳＦＥ
Ｔより高くしたものを用いる必要がない。即ち第１のス
イッチ回路Ｓ Ｗ １は ９フリツプフロツプを
構成しており、ＭＯＳＦＥＴ−Ｑｌ４をオフにする場合
、ＭＯＳＦＥＴ−Ｑｌｓ がオンｌｃなつ７ＭＯＳＦＥ
Ｔ−Ｑｔ ４１）ゲートにＶａａが与えられるからであ
る。従ってしきい値を高めるために特別なイオン注入等
を必要とせず、製造工程的にも有利である。
第２図は同じくｎチャネルＭ ＯＳ集積回路に適用した
別の実施例の昇圧回路である。ノードＢに充１月ＭＯＳ
ＦＥＴ−０２ｔ 、放電用ＭＯＳＦＥＴ−０２２を接続
し、昇圧用キャパシタＣｐの入力端子に第１のスイッチ
回路ＳＷ１゜第２のスイッチ回路Ｓ Ｗ ２を介して選
択的にＶａａ、Ｖｏｏを与えるようにしていることは先
の実施例と変わらない。先の実施例と異なる点は、第１
のスイッチ回路ＳＷ１として一個のｐチャネルＭＯＳＦ
ＥＴ−０２４を用いていることである。
別の実施例の昇圧回路である。ノードＢに充１月ＭＯＳ
ＦＥＴ−０２ｔ 、放電用ＭＯＳＦＥＴ−０２２を接続
し、昇圧用キャパシタＣｐの入力端子に第１のスイッチ
回路ＳＷ１゜第２のスイッチ回路Ｓ Ｗ ２を介して選
択的にＶａａ、Ｖｏｏを与えるようにしていることは先
の実施例と変わらない。先の実施例と異なる点は、第１
のスイッチ回路ＳＷ１として一個のｐチャネルＭＯＳＦ
ＥＴ−０２４を用いていることである。
この昇圧回路の動作タイミングを第６図に示す。
基本的な昇圧動作は先の実施例と同じであるが、この実
施例の場合、クロックΦ２１をＶｓｓにし７ＭＯＳＦＥ
Ｔ−Ｑ２４ をオンにしＴ／−ドＡ１．：Ｖａｎを与え
、りＯツク中２１をＶＤＤ＋ＶＴ以上にしてＭＯＳＦＥ
Ｔ−０２４をオフにする。
施例の場合、クロックΦ２１をＶｓｓにし７ＭＯＳＦＥ
Ｔ−Ｑ２４ をオンにしＴ／−ドＡ１．：Ｖａｎを与え
、りＯツク中２１をＶＤＤ＋ＶＴ以上にしてＭＯＳＦＥ
Ｔ−０２４をオフにする。
この実施例によっても先の実施例と同様の効果が得られ
る。またこの実施例の場合、第１のスイッチ回路Ｓ Ｗ
工にｐチャネルＭＯＳＦＥＴを用いるため第１図の実
施例より製造工程が複雑になるが、構成素子数の点では
有利である。
る。またこの実施例の場合、第１のスイッチ回路Ｓ Ｗ
工にｐチャネルＭＯＳＦＥＴを用いるため第１図の実
施例より製造工程が複雑になるが、構成素子数の点では
有利である。
第３図は更に別の実施例の昇圧回路を示す。この実施例
もｎチャネルＭＯ５ＦＥＴ集積回路の場合であり、その
基本構成は先の二つの実施例と同じである。即ち、昇圧
ノードＢに充電用ＭＯＳＦＥＴ−０３１、放電用ＭＯＳ
ＦＥＴ−０３２が設けられ、昇圧用キャパシタＣｐの入
力端子に第１のスイッチ回路ＳＷ１．第２のスイッチ回
路ＳＷ２を設けている。ざきの二つの実施例と異なる点
は、第１のスイッチ回路ＳＷ１として一個のｎチャネル
ＭＯＳＦＥＴ３４を用いていることである。ここで基準
電位としてＶａａを用いている関係で、第１のスイッチ
回路ＳＷ１のＭＯＳＦＥＴ−０３４’ｃそ（Ｄゲートが
Ｖｓ ｓ （７）Ｒにオフとするため、このＭＯＳＦＥ
Ｔ−０３４として他のＭＯＳ Ｆ Ｅ Ｔよりしきい直
の高いものを用いることが必要である。
もｎチャネルＭＯ５ＦＥＴ集積回路の場合であり、その
基本構成は先の二つの実施例と同じである。即ち、昇圧
ノードＢに充電用ＭＯＳＦＥＴ−０３１、放電用ＭＯＳ
ＦＥＴ−０３２が設けられ、昇圧用キャパシタＣｐの入
力端子に第１のスイッチ回路ＳＷ１．第２のスイッチ回
路ＳＷ２を設けている。ざきの二つの実施例と異なる点
は、第１のスイッチ回路ＳＷ１として一個のｎチャネル
ＭＯＳＦＥＴ３４を用いていることである。ここで基準
電位としてＶａａを用いている関係で、第１のスイッチ
回路ＳＷ１のＭＯＳＦＥＴ−０３４’ｃそ（Ｄゲートが
Ｖｓ ｓ （７）Ｒにオフとするため、このＭＯＳＦＥ
Ｔ−０３４として他のＭＯＳ Ｆ Ｅ Ｔよりしきい直
の高いものを用いることが必要である。
この実施例の昇圧回路の動作タイミングを第７図に示す
。その基本動作は先の実施例と同じである。即ち、クロ
ックΦ３１を■ＤＤとして第１のスイッチ回路ＳＷｓの
ＭＯＳ Ｆ Ｅ Ｔ−Ｑ３４をオンにした状態で、ノー
ドＢに■ＤＤを充電した後、クロックΦ３１をＶｓｓと
し、クロックΦ３３をＶｏ ｏ ＋ＶＴ以上にしてノー
ドＡに■ＤＤを与えてノードＢに昇圧電位を得る。
。その基本動作は先の実施例と同じである。即ち、クロ
ックΦ３１を■ＤＤとして第１のスイッチ回路ＳＷｓの
ＭＯＳ Ｆ Ｅ Ｔ−Ｑ３４をオンにした状態で、ノー
ドＢに■ＤＤを充電した後、クロックΦ３１をＶｓｓと
し、クロックΦ３３をＶｏ ｏ ＋ＶＴ以上にしてノー
ドＡに■ＤＤを与えてノードＢに昇圧電位を得る。
この実施例でも先の二つの実施例と同様の効果が得られ
る。第１のスイッチ回路ＳＷ１として一個のＭＯＳＦＥ
Ｔを用いているが、そのしきい値を他と異ならせる必要
があるため、第２図の実施例と同じように第１図の実施
例に比べて製造工程の点で若干能がある。
る。第１のスイッチ回路ＳＷ１として一個のＭＯＳＦＥ
Ｔを用いているが、そのしきい値を他と異ならせる必要
があるため、第２図の実施例と同じように第１図の実施
例に比べて製造工程の点で若干能がある。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形実施することができる
。
趣旨を逸脱しない範囲で種々変形実施することができる
。
第１図は本発明の一実施例の昇圧回路を示す図、第２区
は他の実施例の昇圧回路を示す図、第３図は更に他の実
施例の昇圧回路を示す図、第４図は従来の昇圧回路を示
す図、第５図は第１図の昇圧回路の動作タイミングを示
す図、第６図は第２図の昇圧回路の動作タイミングを示
す図、第７図は第３図の昇圧回路の動作タイミングを示
す図である。 Ｂ・・・昇圧すべきノード、ＣＬ・・・負荷容量、Ｃｐ
・・・昇圧用キャパシタ、ＳＷｌ・・・第１のスイッチ
回路、ＳＷ２・・・第２のスイッチ回路、■ＢＢ・・・
基板バイアス電位（基準電位） 、Ｖｏ ｏ・・・電源
電位。 出願人代理人 弁理士 鈴江武彦 第１ 図 Ｔｏ 。 １ｌｌｌ ＢＢ 第４図 ｖＳＳ 第５図 第６図 第７図
は他の実施例の昇圧回路を示す図、第３図は更に他の実
施例の昇圧回路を示す図、第４図は従来の昇圧回路を示
す図、第５図は第１図の昇圧回路の動作タイミングを示
す図、第６図は第２図の昇圧回路の動作タイミングを示
す図、第７図は第３図の昇圧回路の動作タイミングを示
す図である。 Ｂ・・・昇圧すべきノード、ＣＬ・・・負荷容量、Ｃｐ
・・・昇圧用キャパシタ、ＳＷｌ・・・第１のスイッチ
回路、ＳＷ２・・・第２のスイッチ回路、■ＢＢ・・・
基板バイアス電位（基準電位） 、Ｖｏ ｏ・・・電源
電位。 出願人代理人 弁理士 鈴江武彦 第１ 図 Ｔｏ 。 １ｌｌｌ ＢＢ 第４図 ｖＳＳ 第５図 第６図 第７図
Claims (5)
- （１）半導体基板に、一端が昇圧すべきノードに接続さ
れたキャパシタと、このキャパシタの他端を基準電位に
接続するための第１のスイッチ回路および電源電位に接
続する第２のスイッチ回路とからなる昇圧回路を集積し
てなる半導体集積回路装置において、前記基準電位とし
て前記電源電位と逆極性の電位を用いたことを特徴とす
る半導体集積回路装置。 - （２）前記電源電位と逆極性の電位は、同じ半導体基板
に集積形成された基板バイアス発生回路の出力電位であ
る特許請求の範囲第１項記載の半導体集積回路装置。 - （３）集積回路は第１導電チャネルＭＯＳＦＥＴにより
構成されており、前記第１のスイッチ回路は、第１導電
チャネルの二つのＭＯＳＦＥＴのゲートを交差接続しソ
ースを基準電位に接続したフリップフロップにより構成
した特許請求の範囲第１項記載の半導体集積回路装置。 - （４）集積回路は第１導電チャネルＭＯＳＦＥＴにより
構成されており、前記第１のスイッチ回路として第２導
電チャネルＭＯＳＦＥＴを用いた特許請求の範囲第１項
記載の半導体集積回路装置。 - （５）集積回路は第１導電チャネルＭＯＳＦＥＴで構成
されており、前記第１のスイッチ回路としてしきい値の
高い第１導電チャネルＭＯＳＦＥＴを用いた特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204899A JPS6182529A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204899A JPS6182529A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182529A true JPS6182529A (ja) | 1986-04-26 |
Family
ID=16498236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204899A Pending JPS6182529A (ja) | 1984-09-29 | 1984-09-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313107A (en) * | 1991-12-25 | 1994-05-17 | Sharp Kabushiki Kaisha | Booster device |
| US9768685B2 (en) | 2014-09-11 | 2017-09-19 | Rohm Co., Ltd. | Bootstrap circuit |
-
1984
- 1984-09-29 JP JP59204899A patent/JPS6182529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313107A (en) * | 1991-12-25 | 1994-05-17 | Sharp Kabushiki Kaisha | Booster device |
| US9768685B2 (en) | 2014-09-11 | 2017-09-19 | Rohm Co., Ltd. | Bootstrap circuit |
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