JPH0279621A - 絶縁ゲート形バイポーラトランジスタの異常検出方法 - Google Patents
絶縁ゲート形バイポーラトランジスタの異常検出方法Info
- Publication number
- JPH0279621A JPH0279621A JP23201388A JP23201388A JPH0279621A JP H0279621 A JPH0279621 A JP H0279621A JP 23201388 A JP23201388 A JP 23201388A JP 23201388 A JP23201388 A JP 23201388A JP H0279621 A JPH0279621 A JP H0279621A
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- Japan
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- gate
- signal
- bipolar transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スイッチング動作をする絶縁ゲート形バイ
ポーラトランジスタ（以下ではＩ ＧＢＴと略記する）
の異常を検出する方法に関する。
ポーラトランジスタ（以下ではＩ ＧＢＴと略記する）
の異常を検出する方法に関する。
ＩＧＥＴ素子は、バイポーラトランジスタの有する高耐
圧特性と、大容量化が容易という長所、ならびに金属酸
化半導体電界効果トランジスタ（以下ではＭＯＳＦＥＴ
と略記する）の有する高速スイッチング特性、素子駆動
回路の消費電力が少いこと、および素子駆動回路を簡素
化できるなどの長所とを合わせて有しており、近年では
高（評価されている半導体素子である。
圧特性と、大容量化が容易という長所、ならびに金属酸
化半導体電界効果トランジスタ（以下ではＭＯＳＦＥＴ
と略記する）の有する高速スイッチング特性、素子駆動
回路の消費電力が少いこと、および素子駆動回路を簡素
化できるなどの長所とを合わせて有しており、近年では
高（評価されている半導体素子である。
第４図はＴＧＢＴをインバータに通用した一般的な例を
示した主回路接続図である。
示した主回路接続図である。
この第４図において、６個のｒＧＢＴ４Ｕ。
４Ｖ、４Ｗ、４Ｘ、４Ｙおよび４Ｚのそれぞれに、帰還
ダイオード５Ｕ、５Ｖ、５Ｗ、５Ｘ、５Ｙおよび５Ｚを
逆並列接続したものを３相ブリツジ接続することでイン
バータ３を構成し、直流電源２からの直流電力をこのイ
ンバータ３で交流電力に変換し、負荷である誘導電動機
６を駆動する。
ダイオード５Ｕ、５Ｖ、５Ｗ、５Ｘ、５Ｙおよび５Ｚを
逆並列接続したものを３相ブリツジ接続することでイン
バータ３を構成し、直流電源２からの直流電力をこのイ
ンバータ３で交流電力に変換し、負荷である誘導電動機
６を駆動する。
この第４図に示すインバータ３の制御方式として、パル
ス幅変調（以下ではＰＷＭと略記する）制御が一般に用
いられている。ＰＷＭ制御は、インバータを構成する半
導体素子の点消弧パルスであるＰＷＭパルスによって、
インバータの出力電圧の大きさと出力周波数とを制御す
る方式である。
ス幅変調（以下ではＰＷＭと略記する）制御が一般に用
いられている。ＰＷＭ制御は、インバータを構成する半
導体素子の点消弧パルスであるＰＷＭパルスによって、
インバータの出力電圧の大きさと出力周波数とを制御す
る方式である。
第５図はＰＷＭパルスの発生原理を示したタイムチャー
トであって、第５図（イ）にはインバータ出力電圧基準
信号と変調信号とが、第５図（ロ）にはＰＷＭパルス信
号がそれぞれ図示されている。
トであって、第５図（イ）にはインバータ出力電圧基準
信号と変調信号とが、第５図（ロ）にはＰＷＭパルス信
号がそれぞれ図示されている。
この第５図はインバータ３の１アーム（直列接続された
半導体素子の１相分）に与えるＰＷＭパルスを示してい
る。ＰＷＭパルスの発生は、インバータ出力電圧基準信
号（この図では正弦波である）と、変調信号である三角
波の大き−さとを比較して、正弦波の方が大きい範囲で
は半導体素子をターンオン（点弧）させるオン信号を出
力し、三角波の方が大きい範囲では半導体素子をターン
オフ（消弧）させるオフ信号を出力させる。このオン・
オフ信号を、ｌ相分のうちの上側の素子に与え、この信
号と反転した信号を下側の素子に与えて、上下の素子を
交互にオン・オフさせてインバータを制御する。
半導体素子の１相分）に与えるＰＷＭパルスを示してい
る。ＰＷＭパルスの発生は、インバータ出力電圧基準信
号（この図では正弦波である）と、変調信号である三角
波の大き−さとを比較して、正弦波の方が大きい範囲で
は半導体素子をターンオン（点弧）させるオン信号を出
力し、三角波の方が大きい範囲では半導体素子をターン
オフ（消弧）させるオフ信号を出力させる。このオン・
オフ信号を、ｌ相分のうちの上側の素子に与え、この信
号と反転した信号を下側の素子に与えて、上下の素子を
交互にオン・オフさせてインバータを制御する。
〔発明が解決しようとする課題〕
ところで、このようなＰＷＭ制御において、もし上側の
素子が破を員してオフできない状態にあるときに、下側
素子にオン信号を与えてターンオンさせると、上下の素
子が導通して電源短絡が発生し、正常な素子に大電流が
流れる。そこでこのＩＧＢＴの大きな欠点であるラッチ
アップが正常な素子に発生し、電流遮断できなくなって
素子破壊につながるので、これがｒＧＢＴをインバータ
に用いる場合の大きな欠点となる。
素子が破を員してオフできない状態にあるときに、下側
素子にオン信号を与えてターンオンさせると、上下の素
子が導通して電源短絡が発生し、正常な素子に大電流が
流れる。そこでこのＩＧＢＴの大きな欠点であるラッチ
アップが正常な素子に発生し、電流遮断できなくなって
素子破壊につながるので、これがｒＧＢＴをインバータ
に用いる場合の大きな欠点となる。
第６図はＩ ＧＢＴの構成をあられした等価回路図であ
り、この第６図により、ラッチアップを簡単に説明する
。
り、この第６図により、ラッチアップを簡単に説明する
。
この第６図に示すように、ｌ ＧＢＴ４ ＵはＭＯＳＦ
ＥＴ ４１ 、ＰＮＰ トランジスタ４２、ＮＰＮトラ
ンジスタ４３ならびにベース・エミッタ短絡抵抗４４
とで構成したものと等価であり、この第６図でわかるよ
うに、サイリスク構造となっている。
ＥＴ ４１ 、ＰＮＰ トランジスタ４２、ＮＰＮトラ
ンジスタ４３ならびにベース・エミッタ短絡抵抗４４
とで構成したものと等価であり、この第６図でわかるよ
うに、サイリスク構造となっている。
ラッチアップは、ＰＮＰ ）ランリスク４２の電流が増
加すると、その増加とともにベース・エミッタ短絡抵抗
４４の電圧降下も増大し、この値がＮＰＮトランジ゛ス
タ ４３のベース・エミッタ間の電位差よりも大きくな
ると、電流はＮＰＮ トランジスタ４３のベース・エミ
ッタに流れるようになり、このＮＰＮ ）ランリスク４
３がオンしてしまい、サイリスク動作となり遮断能力が
なくなってしまう、上述のように電源短絡が生じると大
電流が流れ、ラッチアップが生じやすくなる欠点がある
。
加すると、その増加とともにベース・エミッタ短絡抵抗
４４の電圧降下も増大し、この値がＮＰＮトランジ゛ス
タ ４３のベース・エミッタ間の電位差よりも大きくな
ると、電流はＮＰＮ トランジスタ４３のベース・エミ
ッタに流れるようになり、このＮＰＮ ）ランリスク４
３がオンしてしまい、サイリスク動作となり遮断能力が
なくなってしまう、上述のように電源短絡が生じると大
電流が流れ、ラッチアップが生じやすくなる欠点がある
。
そこでこの発明の目的は、Ｉ ＧＢＴ素子の状態を監視
することにより、過大な電流により生じるラッチアップ
を未然に防止することにある。
することにより、過大な電流により生じるラッチアップ
を未然に防止することにある。
上記の目的を達成するために、この発明の異常検出方法
は、スイッチング動作をする絶縁ゲート形バイポーラト
ランジスタのゲート電圧の絶対値とエミッタ電位とを比
較し、両電位が一致すれば異常と判断するものとする。
は、スイッチング動作をする絶縁ゲート形バイポーラト
ランジスタのゲート電圧の絶対値とエミッタ電位とを比
較し、両電位が一致すれば異常と判断するものとする。
この発明は、Ｉ ＧＢＴのオン・オフ状態は、当該Ｉ
Ｇ Ｂ Ｔのエミッタの電位を基準として、ゲートに正
電圧を印加していればオン状態となり、これとは逆にゲ
ートに負電圧を印加していればオフ状態であるが、ゲー
トとエミッタとの間の絶縁が破壊して、ゲートとエミッ
タとの間が短絡状態であると、素子は導通状態になるこ
とに着目したものであって、ゲート電圧の絶対値とエミ
ッタ電位とを比較して、これらゲート・エミッタの電位
が一致した場合には、素子故障と判断するものである。
Ｇ Ｂ Ｔのエミッタの電位を基準として、ゲートに正
電圧を印加していればオン状態となり、これとは逆にゲ
ートに負電圧を印加していればオフ状態であるが、ゲー
トとエミッタとの間の絶縁が破壊して、ゲートとエミッ
タとの間が短絡状態であると、素子は導通状態になるこ
とに着目したものであって、ゲート電圧の絶対値とエミ
ッタ電位とを比較して、これらゲート・エミッタの電位
が一致した場合には、素子故障と判断するものである。
第１図は本発明の実施例をあられした回路図であって、
第４図に示すインバータの１相分を示している。
第４図に示すインバータの１相分を示している。
この第１図において、上側のＩＧＢＴ４Ｕのゲートへは
、ＰＷＭパルスが論理積素子１１ とゲート駆動回路１
２ とを経て入力しているのであるが、下側のＩＧＢＴ
５Ｘが正常動作−中は、ホトカプラ２５の出力は論理Ｈ
信号であるがら、論理積素子１１は、入力してくるＰＷ
Ｍパルスをそのまま出力することになる。また絶対値回
路１３はＩＧＢ Ｔ４Ｕのゲートに与えるゲート信号
の絶対値を演算しており、この絶対値回路１３の出力と
、ＩＧＢＴ４Ｕのエミッタ電位とを入力している排他的
論理和素子１４ は、当該ＩＧＢＴ４Ｕが正常であるな
らば、両人力が不一致であることから、その出力は論理
Ｈ信号であって、これが信号絶縁用のホトカプラ１５を
介して下側のＩ ＧＢＴ４ Ｘを制御するための論理積
素子２１へ人力する。
、ＰＷＭパルスが論理積素子１１ とゲート駆動回路１
２ とを経て入力しているのであるが、下側のＩＧＢＴ
５Ｘが正常動作−中は、ホトカプラ２５の出力は論理Ｈ
信号であるがら、論理積素子１１は、入力してくるＰＷ
Ｍパルスをそのまま出力することになる。また絶対値回
路１３はＩＧＢ Ｔ４Ｕのゲートに与えるゲート信号
の絶対値を演算しており、この絶対値回路１３の出力と
、ＩＧＢＴ４Ｕのエミッタ電位とを入力している排他的
論理和素子１４ は、当該ＩＧＢＴ４Ｕが正常であるな
らば、両人力が不一致であることから、その出力は論理
Ｈ信号であって、これが信号絶縁用のホトカプラ１５を
介して下側のＩ ＧＢＴ４ Ｘを制御するための論理積
素子２１へ人力する。
下側のＩＧＢＴ４Ｘも、異常であるか否かを検出するた
めに論理積素子２１、ゲート駆動回路２２、絶対値回路
２３、排他的論理和素子２４およびホトカプラ２５とを
備えているが、これらの機能は上述の場合と同じである
。
めに論理積素子２１、ゲート駆動回路２２、絶対値回路
２３、排他的論理和素子２４およびホトカプラ２５とを
備えているが、これらの機能は上述の場合と同じである
。
この第１図に示す回路により、直列接続しているＩＧＢ
Ｔ４Ｕ、４Ｘのいずれか一方に異常を生じたことを排他
的論理和素子１４または２４が検出すると、反対側のＩ
ＧＢＴがオンになるのを妨げて、正常なＩ ＧＢＴにラ
ッチアップが生じないようにしている。
Ｔ４Ｕ、４Ｘのいずれか一方に異常を生じたことを排他
的論理和素子１４または２４が検出すると、反対側のＩ
ＧＢＴがオンになるのを妨げて、正常なＩ ＧＢＴにラ
ッチアップが生じないようにしている。
第２図は第１図に示す実施例回路において、上側のＩＧ
ＢＴが正常動作時の各部の動作をあられしたタイムチャ
ートであって、第２図（イ）はゲート電圧、第２図（ロ
）は絶対値回路１３の出力、第２図（ハ）は排他的論理
和素子１４の出力をそれぞれがあられしている。
ＢＴが正常動作時の各部の動作をあられしたタイムチャ
ートであって、第２図（イ）はゲート電圧、第２図（ロ
）は絶対値回路１３の出力、第２図（ハ）は排他的論理
和素子１４の出力をそれぞれがあられしている。
この第２図に示すように、ゲート電圧はターンオン時に
は正電圧ｖ６、ターンオフ時には負電圧ＶＧ （ここ
では正・負ともに等しい値の電圧を用いている）をＩＧ
ＢＴ素子４Ｕに印加する。このゲート電圧を絶対値回路
１３に人力すると、その出力は一定電圧ｖＧとなる。こ
の電圧ｖＧと、ｆＧＢＴ４Ｕのエミッタ電位とは一致し
ないので、排他的論理和素子１４は論理Ｈ信号を出力し
、当該Ｉ ＧＢＴ素子４Ｕを正常と判定する。
は正電圧ｖ６、ターンオフ時には負電圧ＶＧ （ここ
では正・負ともに等しい値の電圧を用いている）をＩＧ
ＢＴ素子４Ｕに印加する。このゲート電圧を絶対値回路
１３に人力すると、その出力は一定電圧ｖＧとなる。こ
の電圧ｖＧと、ｆＧＢＴ４Ｕのエミッタ電位とは一致し
ないので、排他的論理和素子１４は論理Ｈ信号を出力し
、当該Ｉ ＧＢＴ素子４Ｕを正常と判定する。
第３図は第１図に示す実施例回路において、上側のＩＧ
ＢＴが故障時の各部の動作をあられしたタイムチャート
であって、この第３図（イ）、（ロ）。
ＢＴが故障時の各部の動作をあられしたタイムチャート
であって、この第３図（イ）、（ロ）。
（ハ）は、第２図で既述のものと同じである。
この第３図において、Ｔなる時刻に故障、たとえばＩＣ
；ＢＴ４Ｕがオン時に素子破壊してそのゲート・エミッ
タ間が導通状態になると、ゲート電圧はエミッタ電位と
等しくなるので、排他的論理和素子１４の出力は論理り
信号に変化して、故障を表示する。
；ＢＴ４Ｕがオン時に素子破壊してそのゲート・エミッ
タ間が導通状態になると、ゲート電圧はエミッタ電位と
等しくなるので、排他的論理和素子１４の出力は論理り
信号に変化して、故障を表示する。
〔発明の効果］
この発明によれば、ＩＧＢＴのゲート電圧の絶対値と、
当該■Ｇ Ｂ Ｔのエミッタ電位とを比較し、両者が不
一致のときはこのＩ ＧＢＴは正常で、両者が一致する
ときは故障と判定するようにしているので、このＩ Ｇ
ＢＴを用いた電力変換装置で、アーム短絡してＩ ＧＢ
Ｔがラッチアップしてしまうような事故を未然に防止で
きる。
当該■Ｇ Ｂ Ｔのエミッタ電位とを比較し、両者が不
一致のときはこのＩ ＧＢＴは正常で、両者が一致する
ときは故障と判定するようにしているので、このＩ Ｇ
ＢＴを用いた電力変換装置で、アーム短絡してＩ ＧＢ
Ｔがラッチアップしてしまうような事故を未然に防止で
きる。
第１図は本発明の実施例をあられした回路図、第２図は
第１図に示す実施例回路において上側ＩＧＢＴが正常動
作時の各部の動作をあられしたタイムチャート、第３図
は第１図に示す実施例回路において上側ＩＧＢＴが故障
時の各部の動作をあられしたタイムチャート、第４図は
Ｉ ＧＢＴをインバータに適用した一般的な例を示した
主回路接続図、第５図はＰＷＭパルスの発生原理を示し
たタイムチャート、第６図はＩ ＧＢＴの構成をあられ
した等価回路図である。 ２・・・直流電源、３・・・インバータ、４Ｕ〜４ｚ・
・・ＩＧＢＴ、５Ｕ〜５Ｚ・・・帰還ダイオード、６・
・・誘導電動機、１１．２１・・・論理積素子、１２．
２２・・・ゲート駆動回路、１３．２３・・・絶対値回
路、１４．２４・・・排他的論理和素子、１５．２５・
・・ホトカプラ、４１・・・ＭＯＳＦＥＴ、４２・・・
ＰＮＰ ）ランリスタ、４３・・・ＮＰＮ ）ランリス
タ、４４・・・ベース・エミッタ短絡抵抗。 ４Ｕ ＩＧＢＴ 第 ２ 図 ３５ 図
第１図に示す実施例回路において上側ＩＧＢＴが正常動
作時の各部の動作をあられしたタイムチャート、第３図
は第１図に示す実施例回路において上側ＩＧＢＴが故障
時の各部の動作をあられしたタイムチャート、第４図は
Ｉ ＧＢＴをインバータに適用した一般的な例を示した
主回路接続図、第５図はＰＷＭパルスの発生原理を示し
たタイムチャート、第６図はＩ ＧＢＴの構成をあられ
した等価回路図である。 ２・・・直流電源、３・・・インバータ、４Ｕ〜４ｚ・
・・ＩＧＢＴ、５Ｕ〜５Ｚ・・・帰還ダイオード、６・
・・誘導電動機、１１．２１・・・論理積素子、１２．
２２・・・ゲート駆動回路、１３．２３・・・絶対値回
路、１４．２４・・・排他的論理和素子、１５．２５・
・・ホトカプラ、４１・・・ＭＯＳＦＥＴ、４２・・・
ＰＮＰ ）ランリスタ、４３・・・ＮＰＮ ）ランリス
タ、４４・・・ベース・エミッタ短絡抵抗。 ４Ｕ ＩＧＢＴ 第 ２ 図 ３５ 図
Claims (1)
- １）スイッチング動作をする絶縁ゲート形バイポーラト
ランジスタのゲート電圧の絶対値とエミッタ電位とを比
較し、両電位が一致すれば異常と判断することを特徴と
する絶縁ゲート形バイポーラトランジスタの異常検出方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23201388A JPH0279621A (ja) | 1988-09-16 | 1988-09-16 | 絶縁ゲート形バイポーラトランジスタの異常検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23201388A JPH0279621A (ja) | 1988-09-16 | 1988-09-16 | 絶縁ゲート形バイポーラトランジスタの異常検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279621A true JPH0279621A (ja) | 1990-03-20 |
Family
ID=16932588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23201388A Pending JPH0279621A (ja) | 1988-09-16 | 1988-09-16 | 絶縁ゲート形バイポーラトランジスタの異常検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279621A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0970149A (ja) * | 1995-08-29 | 1997-03-11 | Toyo Electric Mfg Co Ltd | 無停電電源装置のインタラプタスイッチ |
| JPH1141078A (ja) * | 1997-07-16 | 1999-02-12 | Wako Giken:Kk | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
| JP2013034223A (ja) * | 2012-09-25 | 2013-02-14 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体スイッチの制御装置 |
| WO2015079492A1 (ja) | 2013-11-26 | 2015-06-04 | サンケン電気株式会社 | ゲート駆動回路及びインテリジェントパワーモジュール |
-
1988
- 1988-09-16 JP JP23201388A patent/JPH0279621A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0970149A (ja) * | 1995-08-29 | 1997-03-11 | Toyo Electric Mfg Co Ltd | 無停電電源装置のインタラプタスイッチ |
| JPH1141078A (ja) * | 1997-07-16 | 1999-02-12 | Wako Giken:Kk | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
| JP2013034223A (ja) * | 2012-09-25 | 2013-02-14 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体スイッチの制御装置 |
| WO2015079492A1 (ja) | 2013-11-26 | 2015-06-04 | サンケン電気株式会社 | ゲート駆動回路及びインテリジェントパワーモジュール |
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