JPH0279631A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固定長のヘッダエリアの通信フォーマット
で通信を行い、ヘッダエリアのタイミングで前もって決
めておいたパターンによって逐次同期をとる通信装置の
フレーム同期回路に関するものである。

（従来の技術〕 第４図はこの種の従来のフレーム同期回路の構成を示す
ブロック図である。図において、（１）　は受信したク
ロック信号（Ｓｌｌ）およびシリアル信号（Ｓ１２）を
入力して８ビツトのパラレル信号（５１３）に変換して
出力するレジスタ回路％　（２ａ）〜（２ｄ）はそれぞ
れレジスタ回路（１）から出力されるパラレル信号（５
１３）をデコードして所定のパターンのヘッダを検出す
るデコード回路、（３）は後述するウィンドオープン信
号（５１５）が加えられてい声る間、動作を停止し、デ
コード回路（２ａ）がヘツダ検出信号（ｓｔ４ａ）を発
生したときクロック信号（５１１）の計数を開始し、８
ビツトのタイミング信号（Ｓ１６）　、アドレス信号（
Ｓ１？）およびヘッダタイミング信号（５１８）を出力
するビットカウント回路、（４）は受信したパラレル信
号（Ｓ１３）を蓄積するためのバッファ回路、（５）は
ビットカウント回路（３）のタイミング信号に基づいて
、パラレル信号をバッファ回路（４）に蓄積させる書込
み制御回路、（６）は受信データを処理する他、ウィン
ドオーブン信号（５１５）を出力するマイクロプロセッ
サ回路、（７）は受信データを処理するプログラムが格
納されたメモリ回路、（８）はデコード回路（２ａ）〜
（２ｄ）のいずれかがヘッダ検出信号を出力したとき、
ヘッダエリアに続けて同じヘッダが複数回来るか否かを
判断して同期確立を検出する同期確立シーケンス回路、
（９）は同じくデコード回路（２ａ）〜（２ｄ）のいず
れかがヘッダ検出信号を出力したとき、未定義のヘッダ
がヘッダエリアに続けて複数回来るか否かを判断して同
期外れを検出する同期外れ検出回路である。

なお、このうち、バッファ回路（４）、書込み制御回路
（５）、マイクロプロセッサ回路（６）およびメモリ回
路（７）がパスライン（１０）によって共通接続されて
いる。

次に、このフレーム同期回路の動作について、フレーム
の同期確立を検出する場合と、同期外れを検出する場合
とに分けて説明する。

ａ、フレームの同期確立を検出する場合送信側および受
信側は第５図に示すようなフレーム構成のシリアル信号
、すなわち、１フレームが８ビツト長のヘッダエリア（
３０）と３８４ビツト長のデータエリア（３１）とでな
るシリアル信号（５１２）を送受信するが、このうち、
送信側は受信側と前もって決めておいたヘッダパターン
をヘッダエリア（３０）を使って送信すると共に、同じ
フレームを複数回送信する。

受信側においては、同期が未だ確立していない段階でマ
イクロプロセッサ回路（６）がウィンドオーブン信号（
５１５）を送出しており、このウィンドオーブン信号（
５１５）によってビットカウント回路（３）はクロック
信号（Ｓｌｌ）の計数を停止している。この状態でレジ
スタ回路（１）が受信シリアル信号（５１２）をパラレ
ル信号（５１３）に変換して、デコード回路（２ａ）〜
（２ｄ）と、書込み制御回路（４）　とに与える。この
うち、デコード回路（２ａ）〜（２ｄ）はパラレル信号
（Ｓ１３）をデコードして、それぞれ所定のヘッダパタ
ーンがあるか否かを判定する。そして、デコード回路（
２ａ）がこれを見付けたことによってヘッダ検出信号（
Ｓ１４ａ）をビットカウント回路（３）に与えると、こ
のビットカウント回路（３）がクロック信号（Ｓｌｌ）
の計数を開始し、８ビツト毎のタイミング信号（５１Ｂ
）　、ｉフレームのビット数であるアドレス信号（５１
７）およびフレーム毎のヘッダタイミング信号（５１８
）を作成する。同期確′　立シーケンス回路（８）は、
ビットカウント回路（３）のヘッダタイミング信号（５
１８）からヘッダタイミングを知り、そのタイミングで
前もって決められていたヘッダパターンが送られて来た
か否かを判断する。そして、同じ方法にて数回連続した
フレームのヘッダエリアにそのヘッダパターンがあるか
否かを判断し、あれば同期確立信号（Ｓ１９）を出力す
る。

以上の動作により、送信側と受信側とでフレーム同期が
とれたことになり、同期が確立した以後は、データ送信
、受信を意味するヘッダパターンを使い、データの送受
信をする。受信データに関してはデコード回路（２ａ）
〜（２ｄ）が動作して受信データを受信したことが分っ
た場合、書込み制御回路（５）が受信バッフｙ（４）ｅ
受信データを蓄積し、メモリ回路（７）　に入っている
プログラムに基づいて、マイクロプロセッサ（６）が受
信データの処理を行う。

ｂ、同期外れを検出する場合 同期外れ検出回路（９）はビットカウント回路（３）か
らヘッダタイミング信号（５１８）が出力される毎にデ
コード回路（２ａ）〜（２ｄ）のヘッダ検出信号（Ｓ１
４ａ）〜（Ｓ１５ｄ）をサンプルし、前もって定義され
たヘッダパターンのいずれか一つを受信しているか否か
を判断する。

もし、受信していなかった場合、同じ方法にて連続して
複数のフレームヘッダエリアに未定義のヘッダパターン
があった場合には、同期外れ信号（５２０）を送出する
。

（発明が解決しようとする課題〕 従来のフレーム同期回路は以上のように構成されていた
ので、同期確立、同期外れのシーケンスの保護に正比例
して回路の規模が大きくなるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、同期確立および同期外れを検出する回路構成
を、大幅に簡易化することのできるフレーム同期回路を
得ることを目的とする。

（課題を解決するための手段） この発明に係るフレーム同期回路は、パスラインによっ
て共通接続されたバッファ回路、書込み制御回路、マイ
クロプロセッサ回路およびメモリ回路のうち、シリアル
信号の同期確立および同期外れを検出するためのプログ
ラムをメモリ回路に格納しておき、書込み制御Ｃ回路が
所定のタイミングにてパラレル信号をバッファ回路に蓄
積すると、マイクロプロセッサ回路がこのパラレル信号
を読取ると共に、フレームの同期確立および同期外れを
検出するようにしたものである。

〔作用〕

この発明においては、メモリ回路に格納されたプログラ
ムにより、マイクロプロセッサ回路がバッファ回路に蓄
積されたパラレル信号を読み出すと共に、同期確立およ
び同期外れを検出するようにしたので、従来装置では複
数個必要としたデコード回路が一つで済むことと併せて
、同期確立シーケンス回路および同期外れ検出回路が不
要化され、これによって回路構成の大幅な簡易化が可能
となる。

【実施例〕

第１図はこの発明の一実施例の構成を示すブロック図で
あり、図中、第４図と同一の符号を付したものはそれぞ
れ同一の要素を示す。ここで、デコード回路（２）は第
４図のデコード回路（２ａ）と同一の機能を有するもの
であり、また、メモリ回路（７ａ）は第４図に示したメ
モリ回路（７）に格納されたプログラムの他に、同期確
立を検出するプログラムおよび同期外れを検出するプロ
グラムを格納したものである。かかる構成により、第４
図中のデコード回路（２ｂ）〜（２ｄ）、同期確立シー
ケンス回路（８）　および同期外れ検出回路（９）を除
去した構成になっている。

上記の如く構成された本実施例の動作を、特に、第４図
に示した従来装置と構成上具なる部分を中心にして以下
に説明する。

先ず、デコード回路（２）　は送信側から送り込まれる
信号のヘッダパターンを探し、前もって決めたヘッダパ
ターンがあればヘッダ検出信号（Ｓ１４）をビットカウ
ント回路（３）に送出する。ビットカウント回路（３）
はヘッダ検出信号が入力されたことにより、クロック信
号（５１１）の計数を開始すると共に、８ビツトのタイ
ミング信号（５１６）　、アドレス信号（Ｓｉ２）およ
びヘッダタイミング信号（Ｓ１８）を生成して書込み制
御回路（５）　に加える。

また、書込み制御回路（５）はこれらの信号に基づき、
ヘッダエリアを含めた全受信信号をバッファ回路（４）
に書込む。

そこで、マイクロプロセッサ（６）はメモリ回路（７ａ
）に格納された同期検出プログラムに従って、バッファ
回路（４）　に蓄積されたデータを読取ると共に、フレ
ームの同期確立を検出する。この場合、第２図に示した
処理手順に従って検出する。

すなわち、ステップ（１０１）にてビットカウント回路
（３）　または書込み制御回路（５）の通知によって１
フレームの受信があったか否かを判断する。この場合、
伝送速度が６４　［ｋｂｐｓ］であるとし、１フレーム
が第５図に示すように３８４　ットで構成されていると
すれば、６．１２５［ｍｓｌ毎に通知されることになる
。ステップ（１０２）では、１フレームの先頭バイトの
ヘッダパターンが前もって取着めておいたものか否かを
判断する。ここで、ヘッダパターンが前もって取決めて
ありたものであるときには、ステップ（１０３）で再び
１フレームの受信があったか否かを判断し、前もって取
決めたものでなかったときには、ステップ（１０４）に
て再度ウィンドオーブン信号をカウント回路（３）　に
送出して同期のとり直しを行う。また、ステップ（１０
３）にて、１フレームを受信したと判断した場合には再
びステップ（１０５）にて１フレームの先頭バイトのヘ
ッダパターンが前もって取決めておいたものか否かを判
断する。ここで、前もって取決めてあったパターンであ
ればステップ（１０６）で同期確立と判定し、前もって
取決めてあったパターンでなかったとすれば、ステップ
（１０４）の処理に戻って同期の取直しを行う。

このように、同期の確立を検出した後は、従来装置で説
明したと同様にして、マイクロプロセッサ回路（６）が
受信データの処理を行う。

また、マイクロプロセッサ（６）はメモリ回路（７ａ）
に格納された同期外れを検出するプログラムに従って、
バッファ回路（４）に蓄積されたデータを読取ると共に
、フレームの同期外れを検出する。この場合、第３図に
示した処理手順に従って検出する。すなわち、ステップ
（１１１）で１フレームの信号を受信したか否かを判断
し、受信しておればステップ（１１２）にて１フレーム
の先頭バイトのヘッダパターンが未定義のものかどうか
を判断する。この場合、定義しであるパターンが複数種
類あったとすれば、バッファ（４）　に書込まれたヘッ
ダパターンとこれらの定義パターンを順次比較するとい
う方法で調べる。もし、定義パターンのどれとも一致し
なかった場合には、ステップ（１１３）にて同期外れを
起こしたことを記憶しておき、ステップ（１１４）およ
びステップ（１１５）にて再びステップ（１１１）およ
び（１１２）と全く同様な処理を行う。そして、ステッ
プ（１１５）でも定義パターンのどれとも一致しないと
判断した場合にはステップ（１１７）にて２回同期外れ
を起こしたことを記憶し、さらに、°ステップ（１１Ｂ
）　、　（１１９）にて同様な処理を行う。もし、ステ
ップ（１１５）および（１１９）で未定義のものでない
と判断した場合にはステップ（１１６）で、同期外れを
起こしたことを記憶しておくことを止め、ステップ（１
１１）の処理に戻る。一方、ステップ（１１９）でもま
た、受信バッファ（４）に書込まれたヘッダパターンと
定義パターンとが一致しないと判断した場合には、すな
わち、３回続けて同期外れを起こした場合には、上述し
た同期確立を検出する処理を実行する。

かくして、この実施例によれば、メモリ回路（７ａ）に
同期確立および同期外れを検出するプログラムを余分に
格納しているけれども、従来装置が必要とした４個のデ
コード回路を一つに減らすことができると同時に、同期
シーケンス回路（８）　および同期外れ検出回路（９）
を除去することができ、これによって回路構成の簡易化
が実現されると同時に、廉価でしかも高精度のフレーム
同期回路を提供することができる。

〔発明の効果〕

以上の説明によって明らかなように、この発明によれば
、マイクロプロセッサがメモリ回路に格納されたプログ
ラムに基づいて、バッファ回路に蓄積されたパラレル信
号を読み出すと共に、同期確立および同期外れを検出す
るようにしたので、従来装置では複数信必要としたデコ
ード回路が一つで済むことと併せて、同期確立シーケン
ス回路および同期外れ検出回路が不要化され、これによ
って回路構成を大幅に簡易化できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図および第３図は同実施例の動作を説明するための
フローチャート、第４図は従来のフレーム同期回路の構
成を示すブロック図、第５図はこのフレーム同期回路の
”動作を説明するための信号フォーマットである。 （１）・・・レジスタ回路、（２）・・・デコード回路
、（３）・・・ビットカウント回路、（４）・・・受信
バッファ回路、（５）・・・書込み制御回路、（６）・
・・マイクロプロセッサ回路、（７ａ）・・・メモリ回
路。 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. フレーム単位で送り込まれるシリアル信号をパラレル信
   号に変換し、このパラレル信号をデコードすることによ
   って所定のパターンのヘッダを検出し、ヘッダ検出信号
   を用いて所定のタイミング信号を作ると共に、このタイ
   ミング信号と前記パラレル信号とに基づいてフレームの
   同期確立および同期外れを検出するフレーム同期回路に
   おいて、バッファ回路と、このバッファ回路の書込みを
   制御する書込み制御回路と、マイクロプロセッサ回路と
   、前記シリアル信号の同期確立および同期外れを検出す
   るプログラムが格納されたメモリ回路とを備え、前記タ
   イミング信号に基づいて前記書込み制御回路が前記パラ
   レル信号を前記バッファ回路に蓄積し、前記マイクロプ
   ロセッサ回路が前記メモリ回路のプログラムに従って前
   記バッファ回路に蓄積されたパラレル信号を読取ると共
   に、フレームの同期確立および同期外れを検出すること
   を特徴とするフレーム同期回路。