JPH0281063U - - Google Patents

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JPH0281063U
JPH0281063U JP1988160212U JP16021288U JPH0281063U JP H0281063 U JPH0281063 U JP H0281063U JP 1988160212 U JP1988160212 U JP 1988160212U JP 16021288 U JP16021288 U JP 16021288U JP H0281063 U JPH0281063 U JP H0281063U
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JP
Japan
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conductivity type
mos transistor
type mos
basic unit
semiconductor memory
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JP1988160212U
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【図面の簡単な説明】
第１図及び第２図は本考案の夫々一実施例及び
一従来例の平面図、第３図は本考案を適用し得る
メモリセルの回路図である。 なお図面に用いた符号において、１１……メモ
リセル、１２……フリツプフロツプ、１３……ｎ
ＭＯＳトランジスタ、１６……インバータ、１８
……ｎＭＯＳトランジスタ、２２……ｐＭＯＳト
ランジスタ、３５……基本ユニツト素子である。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ フリツプフロツプと一対のスイツチング用ト
    ランジスタとでメモリセルが構成されており、第
    １の第１導電型ＭＯＳトランジスタと第２導電型
    ＭＯＳトランジスタとから成るインバータを用い
    て前記フリツプフロツプが構成されており、第２
    の第１導電型ＭＯＳトランジスタが前記スイツチ
    ング用トランジスタとなつているマスタスライス
    方式の半導体メモリにおいて、 ゲート幅が互いに略等しい第１導電型ＭＯＳト
    ランジスタと第２導電型ＭＯＳトランジスタとで
    基本ユニツト素子が構成されており、 この基本ユニツト素子における前記第１導電型
    ＭＯＳトランジスタが前記ゲート幅の方向に分割
    されて前記第１及び第２の第１導電型ＭＯＳトラ
    ンジスタとなつており、 前記基本ユニツト素子における前記第２導電型
    ＭＯＳトランジスタが前記インバータにおける前
    記第２導電型ＭＯＳトランジスタとなつているマ
    スタスライス方式の半導体メモリ。 ２ 前記第１及び第２の第１導電型ＭＯＳトラン
    ジスタの前記ゲート幅が約２対１となる様に前記
    分割が行われている請求項１記載のマスタスライ
    ス方式の半導体メモリ。
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