JPH0275751U - - Google Patents

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JPH0275751U
JPH0275751U JP1988155643U JP15564388U JPH0275751U JP H0275751 U JPH0275751 U JP H0275751U JP 1988155643 U JP1988155643 U JP 1988155643U JP 15564388 U JP15564388 U JP 15564388U JP H0275751 U JPH0275751 U JP H0275751U
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JP
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semiconductor
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gate electrode
film
drain region
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【図面の簡単な説明】
図面は本考案を適用し得るメモリセルの側断面
図である。 なお図面に用いた符号において、１２……ｎＭ
ＯＳトランジスタ、１３……ｎ＋拡散層、１４…
…ｎ＋拡散層、１６……ｎ＋多結晶Ｓｉ層、１８
……絶縁膜、２１……多結晶Ｓｉ薄膜、２２……
ｐ＋拡散層、２３……ｐ＋拡散層、２４……ｐＭ
ＯＳトランジスタである。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ 一対のＣＭＯＳトランジスタから成るフリツ
    プフロツプを用いてメモリセルが構成されている
    半導体メモリにおいて、 前記ＣＭＯＳトランジスタの第１及び第２導電
    型のＭＯＳトランジスタがゲート電極を共用して
    おり、 前記ゲード電極の下層に前記第１導電型のＭＯ
    Ｓトランジスタのソース・ドレイン領域が形成さ
    れており、 前記ゲート電極の上層の半導体層に前記第２導
    電型のＭＯＳトランジスタのソース・ドレイン領
    域が形成されており、 前記第２導電型のＭＯＳトランジスタのゲート
    絶縁膜として前記ゲート電極と前記半導体層との
    間に少なくとも半導体窒化膜が形成されている半
    導体メモリ。 ２ 半導体酸化膜と半導体窒化膜と半導体酸化膜
    との三層膜が前記ゲート絶縁膜となつている請求
    項１記載の半導体メモリ。
JP1988155643U 1988-11-30 1988-11-30 Pending JPH0275751U (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5891676A (ja) * 1981-11-26 1983-05-31 Seiko Epson Corp 半導体集積回路装置
JPS5891675A (ja) * 1981-11-26 1983-05-31 Seiko Epson Corp 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5891676A (ja) * 1981-11-26 1983-05-31 Seiko Epson Corp 半導体集積回路装置
JPS5891675A (ja) * 1981-11-26 1983-05-31 Seiko Epson Corp 半導体集積回路装置

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