JPH0281131A - プログラム処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＲＯＭに格納されているプログラムを用いて処理を行う
プロセッサの処理の高速化を図るためのプログラム処理
方式に関し、 分岐命令が含まれていても処理時間が増大することのな
いプログラム処理方式を得ることを目的とし、 同時かつ独立に読出し可能なプログラムＲＯＭを用い、
このプログラムＲＯＭの読出しアドレスを格納するプロ
グラムカウンタレジスタと、このプログラムＲＯＭから
読出されたプログラムを格納するパイプライン構成のイ
ンストラクションレジスタとをそれぞれ備える第１、第
２のプログラム読出系統と、一方のプログラム読出系統
によって上記プログラムＲＯＭから読出された分岐命令
が上記インストラクションレジスタの初段のインストラ
クションレジスタにフェッチされたときに他方の系統の
プログラムカウンタレジスタにこの分岐命令の分岐先ア
ドレスを転送する手段とを設けた。

〔産業上の利用分野〕

ＲＯＭに格納されているプログラムを用いて処理を行う
プロセッサの処理の高速化を図るためのプログラム処理
方式に関する。

（従来の技術〕 第３図は従来のプログラム処理方式の例を示すもので、
プログラムＲＯＭＩに格納されている処理プログラムは
プログラムカウンタレジスタ６からのアドレスによって
読出され、パイプライン接続されている＃ｌインストラ
クションレジスタ３、＃２インストラクションレジスタ
４および実行中の命令をラッチしている＃３インストラ
クションレジスタ９に処理サイクルごとに順次シフトさ
れる。

なお、＃３インストラクションレジスタ９にラッチされ
ている命令は命令デコーダ１０によってデコードされて
図示しないプロセッサでの処理に用いられ、また、＃ｌ
インストラクションレジスタ３にラッチされている命令
はルックアヘッドデコーダ１１によってデコードされる
。

上記プログラムカウンタ６が保持するプログラムＲＯＭ
Ｉの読出アドレスは、通常の命令の場合には加算器７に
よって処理サイクルごとに１１”が加算されるために連
続するアドレスからの命令が順次読出され、また分岐先
命令の格納アドレスを含む分岐命令の場合には上記＃３
インストラクションレジスタ９からこの分岐先命令の格
納アドレスがセレクタ５を切換えることによってプログ
ラムカウンタレジスタ６にラッチされる。

また、分岐命令の処理結果などによって間接的に分岐先
命令の格納アドレスが指定されるような場合には上記セ
レクタ５に他の入力端子を設けてこのアドレスを供給す
るとともにこのセレクタ５をこの入力端子の入力を出力
するように切換えるようにすることができる。

第５図はこの第４図図示の従来例の動作を示すタイムチ
ャートであって、第５図（ａ）に示すように処理サイク
ル■においてプログラムカウンタレジスタ６がラッチし
ているアドレスｎによって処理サイクル■で分岐先命令
の格納アドレスｋを含む分岐命令ＮがプログラムＲＯＭ
Ｉから読出され、同図（ｂｌに示す＃ｌインストラクシ
ョンレジスタ３にフェッチされる。

そして、続く処理サイクル■で同図（Ｃ）に示す＃２イ
ンストラクションレジスタ４に、また、処理サイクル■
で同図Ｔｄｌに示すように＃３インストラクションレジ
スタ９にというように順次シフトされる。

この分岐命令Ｎが読出された後の処理サイクル■〜■に
おいてはこの分岐命令Ｎによる分岐の結果が未だ判断で
きないので、分岐がないものと見做してこの分岐命令の
格納アドレスｎから加算器７によって順次“＋１″され
たアドレス（ｎ＋１）〜（ｎ＋３）がプログラムカウン
タレジスタ６に順次ラッチされ、処理サイクル■におい
ては上記アドレス（ｎ＋１）に格納されている命令（Ｎ
＋１）が、また、処理サイクル■においては命令（Ｎ＋
２）が読出されてそれぞれ＃１インストラクションレジ
スタ３にフェッチされる。

次の処理サイクル■では上記分岐命令Ｎが＃３インスト
ラクションレジスタ９にフェッチされてデコーダ１０を
介してこの命令Ｎが実行され、この実行によって分岐す
べきことおよびその分岐先命令の格納アドレスがｋであ
ることが判断され、次の処理サイクル■にこの分岐先命
令の格納アドレスｋがセレクタ５を経てプログラムカウ
ンタレジスタ６にラッチされる。

なお、この処理サイクル■ではアドレス（ｎ＋３）によ
ってプログラムＲＯＭＩへのアクセスが行われるが、上
記のように処理サイクル■で分岐することが判断されて
いるので、この処理サイクル■で読出された命令（Ｎ＋
３）は＃ｌｌインストラフシランレジスタにはフェッチ
されないで前の命令（Ｎ＋２）が保持されている。

これによって、その次の処理サイクル■において分岐先
命令ＫがプログラムＲＯＭＩから読出されて＃ｌインス
トラクションレジスタ３にフェッチされ、この分岐先命
令には■の処理サイクルに＃２のインストラクションレ
ジスタ３にフェッチされた後、処理サイクル■において
＃３インストラクションレジスタ９にラッチされてこの
処理サイクルでデコーダ１０を介してプロセッサにおけ
る処理が実行される。

したがって、処理サイクル■〜■の期間は分岐先命令Ｋ
が＃３インストラクションレジスタ９にフェッチされる
のを待つためにプロセッサは処理を行わずに待機するこ
とになり、この期間は無駄な処理サイクルとなる。

〔発明が解決しようとする課題〕

上記のような従来のプログラム処理方式においては、分
岐命令を実行する第５図に示すような場合には、他の命
令を処理するに必要なサイクルよりパイプラインとして
構成されているインストラクションレジスタの段数に相
当するサイクル、上記第５図の例では■〜■の処理サイ
クル、余分な待ち時間を要し、したがって、分岐命令を
多く含むプログラムの場合にはその処理時間が著しく長
くなるという問題があった。

本発明は、分岐命令が含まれていても処理時間が増大す
ることのないプログラム処理方式を得ることを目的とす
る。

〔課題を解決する手段〕

第１図の原理図に示すように、同時かつ独立に読出し可
能なプログラムＲＯＭＩを用い、このプログラムＲＯＭ
の読出しアドレスを格納するプログラムカウンタレジス
タ６と、このプログラムＲＯＭから読出されたプログラ
ムを格納するパイプライン構成のインストラクションレ
ジスタ３．４とをそれぞれ備える第１、第２のプログラ
ム読出系統Ａ、Ｂと、一方のプログラム読出系統によっ
て上記プログラムＲＯＭから読出された分岐命令が上記
インストラクションレジスタの初段のインストラクショ
ンレジスタ３にフェッチされたとき他方の系統のプログ
ラムカウンタレジスタにこの分岐命令の分岐先アドレス
を転送する手段５とを設けた。

なお、同時かつ独立に読出し可能なプログラムＲＯＭと
しては、２ポ一トＲＯＭあるいは同一のプログラムＲＯ
Ｍを２個使用することができる。

〔作　用〕

第１図を参照して本発明によるプログラム処理方式を説
明すると、次に同時読出し可能なプログラムＲＯＭＩか
ら読出してフェッチすべき命令の読出アドレスを格納す
るプログラムカウンタレジスタ６、連続するアドレスか
ら命令を順次読出すための“１”加算回路７からの読出
アドレスと他方の系統の＃１インストラクションレジス
タ３からの読出アドレスすなわち分岐先命令の格納アド
レスとを選択して上記プログラムカウンタレジスタ６に
供給するセレクタ５と、プログラムＲＯＭ１から読出し
た命令を格納するパイプライン接続された２段のインス
トラクションレジスタ３．４とをそれぞれ備える第１、
第２のプログラム読出系統Ａ、Ｂを設ける。なお、この
第１図においては、ＡあるいはＢの系統に属する構成要
素には、上記構成要素を示す符号にＡあるいはＢを付し
て示した。

また、８は上記Ａ系統の＃２インストラクションレジス
タ４ＡあるいはＢ系統の＃２インストラクションレジス
タ４Ｂからの命令を選択して実行中命令を保持する＃３
インストラクションレジスタ９に転送するためのセレク
タであり、１０はこの３段目のインストラクションレジ
スタ９に送られた命令をデコードするデコーダであって
、図示しないプロセッサはこのデコーダによってデコー
ドされた命令を実行する。なお、ルックアヘッドデコー
ダＩＩＡ、ＩＩＢは分岐命令が到来したときに予め分岐
先命令をデコードしておくことによって処理速度を向上
させるためのものである。

第２図は本発明による処理のタイムチャートを示すもの
であって、同図（ａ）、　（ｂｌ、　（Ｃ）はＡ系のプ
ログラムカウンタレジスタ６Ａ、＃１インストラクショ
ンレジスタ３Ａおよび＃２インストラクシテンレジスタ
４Ａがそれぞれフェッチしている内容を、また、同図（
ｄｉ、　（ｅ）、　（ｆ）はＢ系のプログラムカウンタ
レジスタ６Ｂ、＃１インストラクションレジスタ３Ｂお
よび＃２インストラクションレジスタ４Ｂがそれぞれフ
ェッチしている内容を示すものであり、最下段の丸数字
は処理サイクルを示すものである。

処理サイクル■ではプログラムカウンタレジスタ６Ａに
は分岐のない通常の命令Ｍのアドレスｍがフェッチされ
ており、次の処理サイクル■ではこのアドレスｍによっ
てプログラムＲＯＭ１から命令Ｍが読出されて＃エイシ
ストラクションレジスタ６Ａにフェッチされ、同時に上
記プログラムカウンタレジスタ６Ａには処理サイクルご
とに加算器７Ａで“１″ずつ加算される読出アドレスに
よって上記の通常命令Ｍのアドレスｍに続くプログラム
ＲＯＭＩのアドレス（ｍ＋１）がフェッチされる。

この通常命令Ｍに着目して説明を続ければ、この読出さ
れた命令は処理サイクル■には、上記＃１インストラク
ションレジスタ３Ａにパイプライン接続されている＃２
インストラクションレジスタ４Ａに、また、処理サイク
ル■にはセレクタ８を経て実行中命令をフェッチする＃
３インストラクションレジスタ９へとシフトされ、前述
のようにデコーダ１０でデコードされて図示しないプロ
セッサにより命令の処理が実行される。

同様に、処理サイクル■、■でプログラムＲＯＭ１から
読出された通常命令Ｍ、Ｍ＋１は、処理サイクル■、■
で順次上記＃３インストラクションレジスタ９にフェッ
チされ、デコーダ１０によってデコードされて図示しな
いプロセッサで処理が実行される。

第２図の例では処理サイクル■にプログラムカウンタレ
ジスタ６Ａにフェッチされているアドレスｎによって処
理サイクル■でプログラムＲＯＭから読出されて＃１イ
ンストラクションレジスタ３Ａにフェッチされた命令Ｎ
は分岐命令であり、この分岐命令Ｎは次の処理サイクル
■において＃２インストラクションレジスタ４Ａにシフ
トされるとともに、本発明によって設けられた、このイ
ンストラクションレジスタ４Ａからセレクタ５Ｂを経て
Ｂ系のプログラムカウンタレジスタ６Ｂに至る経路によ
ってこのＢ系のプログラムカウンタレジスタ６Ｂにこの
分岐命令Ｎの分岐先アドレスｋがラッチされる。

次の処理サイクル■においては、Ｂ系のプログラムカウ
ンタレジスタ６Ｂにラッチされていた分岐先アドレスｋ
によってプログラムＲＯＭＩから分岐先命令Ｋが読出さ
れてＢ系の＃Ｉインストラクションレジスタ３Ｂにフェ
ッチされ、同時にＡ系では＃２インストラクションレジ
スタ４Ａにフェッチされていた分岐命令Ｎがセレクタ８
を経て＃３インストラクションレジスタ９にフェッチさ
れ、プロセッサはデコーダ１０によってデコードされた
この分岐命令Ｎの処理を実行する。

この第２図の処理サイクル■によってさらに明らかなよ
うに、本発明によって同時読出可能なプログラムＲＯＭ
Ｉを用いたために、実行中の分岐命令Ｎの処理の結果が
分岐しない場合に次に処理すべき命令（Ｎ＋１）は、上
記Ｂ系による分岐先命令にの読出しと同時にプログラム
ＲＯＭＩから読出されてＡ系の＃２インストラクション
レジスタ４Ａにフェッチされており、また、この分岐命
令Ｎを処理した結果、分岐する場合に処理すべき命令に
もＢ系の＃１インストラクションレジスタ３Ｂにフェッ
チされていることは上述のとおりである。

したがって、この分岐命令Ｎの処理結果が分岐しないで
（Ｎ＋１）命令を実行する場合には次の処理サイクル■
にこの命令が＃３インストラクシシンレジスタ９にフェ
ッチされるので、処理サイクル■における分岐命令Ｎの
処理に続いて処理サイクル■でこの（Ｎ＋１）命令を実
行することができる。

もし、この分岐命令Ｎの処理結果に応じて分岐先命令Ｋ
を実行する場合には、次の次の処理サイクル■でこの分
岐先命令が＃３インストラクションレジスタ９にフェッ
チされるので、処理サイクル■における分岐命令Ｎの処
理に続く処理サイクル■ではプロセッサが待機状態にな
るけれどもその次の処理サイクル■でこの分岐先命令Ｋ
が実行されるので、プロセッサの待ち期間は１処理サイ
クルで済むようになる。

なお、この処理動作から明らかなように、Ｂ系が動作す
るようになると次に到来した分岐命令でＡ系に戻るまで
は、このＢ系によって読出された命令が実行される。

〔実施例〕

第３図は本発明を適用したプログラム処理装置の実施例
を示すもので、第１図の原理図における構成要素に対応
する構成要素には第１図と同一の符号を付して示し、こ
れら構成要素の機能・動作についての詳細な説明は省略
する。

この実施例においては、＃３インストラクションレジス
タ９にフェッチされている命令によってプログラムＲＯ
ＭＩの読出アドレスが直接指定されたときにこの直接ア
ドレスを上記プログラムＲＯＭに供給するためのセレク
タ２１Ａ、２１Ｂが設けられている。

また、サブルーチンに分岐したときにメインルーチンに
復帰するためのリターンアドレスをランチするための２
段構成のリターンアドレスラッチ２２Ａ、２３Ａおよび
２２Ｂ、２３Ｂと、このラッチ２３Ａ、２３Ｂからのリ
ターンアドレスをバッファ２５を介してバスに送出する
ためのセレクタ２４と、このバス上のリターンアドレス
をバッファ２６を介してプログラムカウンタレジスタ６
Ａ、６Ｂに転送するために３人力として第１図の原理図
とは構成が変更されたセレクタ５Ａ’、５Ｂ′とを備え
ている。

さらに、プログラムＲＯＭＩからテーブルが読出された
ときにＡ系あるいはＢ系を選択してテーブルラッチ２８
に転送してこのテーブルをラッチするためのセレクタ２
７とが追加されており、このテーブルランチにラッチさ
れているテーブルは前記セレクタ２４、バッファ２５を
介してバスに送出し得るように構成されている。

〔発明の効果〕

本発明によれば、異なるアドレスから同時かつ独立に読
出が可能なプログラムＲＯＭ、例えば２ポ一トＲＯＭあ
るいは同一のプログラムＲＯＭを２個、使用することに
よって、１つの処理サイクル期間に２つの命令をこのプ
ログラムＲＯＭから独立に読出すことができ、これによ
ってパイプライン構成を有するインストラクションレジ
スタを用いる場合にも分岐のためのプロセッサの待ち時
間を短縮することができるという格別の効果が達成され
る。

Ｍ、３．４はパイプライン構成のインストラクションレ
ジスタ、５は分岐先アドレスを転送する手段を構成する
セレクタ、６はプログラムＲＯＭの読出しアドレスを格
納するプログラムカウンタレジスタである。

Claims (1)

1. 【特許請求の範囲】 同時かつ独立に読出し可能なプログラムＲＯＭ（１）と
   、 このプログラムＲＯＭの読出しアドレスを格納するプロ
   グラムカウンタレジスタ（６）と、このプログラムＲＯ
   Ｍから読出されたプログラムを格納するパイプライン構
   成のインストラクションレジスタ（３、４）とをそれぞ
   れ備える第１、第２のプログラム読出系統と、 一方のプログラム読出系統によって上記プログラムＲＯ
   Ｍから読出された分岐命令が上記インストラクションレ
   ジスタの初段のインストラクションレジスタ（３）にフ
   ェッチされたとき、他方の系統のプログラムカウンタレ
   ジスタにこの分岐命令の分岐先アドレスを転送する手段
   （５）とを備えることを特徴とするプログラム処理方式
   。