JPH05334265A - 情報処理装置および情報処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 同時に複数の浮動小数点命令を実行すること
ができ、かつ同時に複数の整数命令を実行することので
きる情報処理装置の提供を目的としている。 【構成】 メモリ103 より読み出された２つの命令をデ
コードする命令デコーダ111 と、２つの浮動小数点命令
のデコード情報を別々に保持する２つのパイプライン11
4 、115 と、２つの整数命令の各デコード情報を別々に
保持する２つのパイプライン116 、117 と、各パイプラ
イン114 、115 に保持された各デコード情報から浮動小
数点命令を実行するために必要な各制御コードを生成し
てサブプロセッサ102 に出力する２つの浮動小数点演算
制御回路118 、119 と、各パイプライン116 、117 に保
持された各デコード情報から整数命令を実行するために
必要な各制御コードを生成して整数演算回路123 に出力
する２つの整数演算制御回路120 、121 とを具備し、サ
ブプロセッサ102 および整数演算回路123 にて複数の浮
動小数点命令および複数の整数命令をそれぞれ同時に実
行できるよう構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主プロセッサに浮動
小数点演算用のサブプロセッサを接続してなる情報処理
装置および情報処理方法に関する。

【０００２】

【従来の技術】従来からの主プロセッサに浮動小数点演
算用のサブプロセッサを接続してなる情報処理装置の構
成を図７に示す。同図において、１は主プロセッサ、２
はこの主プロセッサ１の制御下で浮動小数点命令を実行
するサブプロセッサとしての浮動小数点演算回路、３は
主プロセッサ１およびサブプロセッサ２で実行する命令
やデータを格納する主メモリである。主プロセッサ１は
メモリ制御回路１０、命令デコーダ１１、パイプライン
制御回路１２、浮動小数点演算用パイプライン１３、ロ
ード／ストア用パイプライン１４、整数演算用パイプラ
イン１５、浮動小数点演算制御回路１６、ロード／スト
ア制御回路１７、整数演算制御回路１８、整数演算用レ
ジスタ１９、および整数演算回路２０を有する。

【０００３】メモリ制御回路１０は主プロセッサ１と主
メモリ３またはＩ／０ボート（図示せず）との間におけ
るデータの入出力を制御する。命令デコーダ１１はメモ
リ制御回路１０を通じて主メモリ３より読み込んだ命令
をデコードして命令実行に必要な制御情報を生成する。
パイプライン制御回路１２は浮動小数点演算用パイプラ
イン１３、ロード／ストア用パイプライン１４および整
数演算用パイプライン１５の制御を行う。浮動小数点演
算用パイプライン１３は命令デコーダ１１で得た浮動小
数点演算命令の制御情報をパイプライン構造で蓄積す
る。ロード／ストア用パイプライン１４は命令デコーダ
１１で得たロード／ストア命令の制御情報をパイプライ
ン構造で蓄積する。整数演算用パイプライン１５は命令
デコーダ１１で得た整数演算命令の制御情報をパイプラ
イン構造で蓄積する。浮動小数点演算制御回路１６は浮
動小数点演算用パイプライン１３より取り出した浮動小
数点演算命令の制御情報からサブプロセッサ２にて浮動
小数点演算命令を実行するために必要な制御コードを生
成する。ロード／ストア制御回路１７はロード／ストア
用パイプライン１４より取り出したロード／ストア命令
の制御情報に基づき、整数演算用レジスタ１９または浮
動小数点演算回路２内の浮動小数点演算用レジスタ（図
示せず）に対するデータのロード／ストアを制御する。
整数演算制御回路１８は整数演算用パイプライン１５よ
り取り出した整数演算命令の制御情報から整数演算回路
２０にて整数演算命令を実行するために必要な制御コー
ドを生成する。そして整数演算回路２０は整数演算制御
回路１８より入力した制御コードに基づいて整数演算を
実行し、演算結果を整数演算用レジスタ１９に格納す
る。次にこの情報処理装置の動作を説明する。メモリ制
御回路１０は主メモリ３から１つまたは２つの命令を読
出して命令デコーダ１１に送る。命令デコーダ１１は入
力した命令をデコードして命令実行に必要な制御情報を
生成する。

【０００４】ここで、命令が浮動小数点演算命令である
場合、命令デコーダ１１で得た制御情報は浮動小数点演
算用パイプライン１３に入力され保持される。また命令
が整数演算用レジスタ１９または浮動小数点演算用レジ
スタに対するロード／ストア命令の場合、制御情報はロ
ード／ストア用パイプライン１４に入力され保持され
る。さらに命令が整数演算命令の場合、制御情報は整数
演算用パイプライン１５に入力され保持される。

【０００５】この間、パイプライン制御回路１２は各パ
イプライン１３、１４、１５の情報を１段ずつ進める制
御を行い、必要に応じて同一パイプライン上の各命令を
正しい順序で実行するためのパイプライン制御を行う。

【０００６】ここで浮動小数点演算制御回路１６、ロー
ド／ストア制御回路１７および整数演算制御回路１８は
それぞれ、浮動小数点演算用パイプライン１３、ロード
／ストア用パイプライン１４、整数演算用パイプライン
１５に保持された情報に基づきそれぞれ並列的に動作す
ることが可能である。

【０００７】すなわち、浮動小数点演算制御回路１６は
浮動小数点演算用パイプライン１３より取り出した浮動
小数点演算命令の制御情報から、浮動小数点演算回路２
にて浮動小数点命令を実行するために必要な制御コード
を生成し、この制御コードを浮動小数点演算回路２に送
る。この制御コートを基に、浮動小数点演算回路２にて
浮動小数点演算が実行される。

【０００８】一方、ロード／ストア制御回路１７はロー
ド／ストア用パイプライン１４より取り出したロード／
ストア命令の制御情報に基づき、整数演算用レジスタ１
９または浮動小数点演算回路２内の浮動小数点演算用レ
ジスタと主メモリ３またはＩ／Ｏポート（図示せず）と
の間におけるデータのロード／ストアを行う。なお、こ
こでロードは主メモリ３から送られてきたデータを整数
演算用レジスタ１９または浮動小数点演算用レジスタに
転送する処理を指す。また、ストアは主メモリ３に整数
演算用レジスタ１９または浮動小数点演算用レジスタの
データを転送する処理を指す。

【０００９】さらに整数演算制御回路１８は整数演算用
パイプライン１５より取り出した整数演算命令の制御情
報から、整数演算回路２０にて整数演算命令を実行する
ために必要な制御コードを生成し、この制御コードを整
数演算回路２０に送る。整数演算回路２０は整数演算制
御回路１８より入力した制御コードに基づいて整数演算
を実行する。このとき整数演算回路２０は整数演算用レ
ジスタ１９に対してデータのリード／ライトを行うこと
によって演算を実行する。

【００１０】しかしながら、この情報処理装置では、浮
動小数点演算命令、ロード／ストア命令、および整数演
算命令をそれぞれ１つずつしか実行することができな
い。例えば、図８に示すように、浮動小数点演算回路２
において浮動小数点演算命令（Ｆ）の前後にいくつもの
ロード命令（ＬＤ）とストア命令（ＳＴ）が続いた場
合、ロード命令（ＬＤ）およびストア命令（ＳＴ）はそ
れぞれ１つずつしか実行されない。このため命令の実行
速度を向上させることができなかった。

【００１１】

【発明が解決しようとする課題】本発明はこのような課
題を解決するためのもので、同時に複数の浮動小数点命
令を実行することができ、かつ同時に複数の整数命令を
実行することのできる情報処理装置および情報処理方法
の提供を目的としている。

【００１２】

【課題を解決するための手段】本発明の情報処理装置は
上記した目的を達成するために、整数命令である整数演
算命令および整数データのロード／ストア命令を実行す
る主プロセッサに、浮動小数点命令である浮動小数点演
算命令および浮動小数点データのロード／ストア命令を
実行するサブプロセッサと、前記主プロセッサおよび前
記サブプロセッサで実行する命令を記憶したメモリとを
接続してなる情報処理装置において、前記主プロセッサ
内に、前記メモリより複数の命令を読み出す手段と、前
記メモリより読み出された複数の命令をデコードして命
令実行に必要な各制御情報を出力するデコード手段と、
前記デコード手段より出力された浮動小数点命令の各制
御情報をそれぞれ別々に保持する複数の第１情報保持手
段と、前記デコード手段より出力された整数命令の各制
御情報をそれぞれ別々に保持する複数の第２情報保持手
段と、前記複数の第１情報保持手段にそれぞれ保持され
た制御情報に基づき前記サブプロセッサにて複数の浮動
小数点命令を同時に実行するよう制御を行う手段と、前
記複数の第２情報保持手段にそれぞれ保持された制御情
報に基づき前記主プロセッサにて複数の整数命令を同時
に実行するよう制御を行う手段とを具備している。

【００１３】

【作用】本発明では、メモリより複数の命令を読み出し
てこれらをデコードした後、命令が浮動小数点演算命令
または浮動小数点データのロード／ストア命令等の浮動
小数点命令である場合は、デコードした複数の制御情報
を浮動小数点演算・ロード／ストア用パイプライン等の
複数の第１情報保持手段にそれぞれ別々に格納する。ま
た同様に、命令が整数演算命令または整数データのロー
ド／ストア命令等の整数命令である場合は、デコードし
た複数の制御情報を整数演算・ロード／ストア用パイプ
ライン等の複数の第２情報保持手段にそれぞれ別々に格
納する。

【００１４】この後、複数の第１情報保持手段に保持さ
れた各制御情報から、サブプロセッサにて浮動小数点命
令を実行するために必要な各制御コードをそれぞれ生成
してサブプロセッサに送る。これにより、ブプロセッサ
にて複数の浮動小数点命令が同時に実行される。

【００１５】さらに複数の第２情報保持手段に保持され
た各制御情報から、主プロセッサにて整数命令を実行す
るために必要な各制御コードをそれぞれ生成して主プロ
セッサに送る。これにより、主プロセッサにて複数の整
数命令が同時に実行される。

【００１６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る一実施例の情報処理装置の構
成を説明するためのブロック図である。同図において、
１０１は整数演算命令および整数データのロード／スト
ア命令等の整数命令を実行可能な主プロセッサである。
１０２はこの主プロセッサ１０１の制御下で、浮動小数
点演算命令および浮動小数点データのロード／ストア命
令等の浮動小数点命令を実行するサブプロセッサとして
の浮動小数点演算回路である。１０３は主プロセッサ１
０１および浮動小数点演算回路１０２で実行する命令や
データを格納する主メモリである。

【００１７】主プロセッサ１０１はメモリ制御回路１１
０、命令デコーダ１１１、パイプライン制御回路１１
２、第１の浮動小数点演算・ロード／ストア用パイプラ
イン１１４、第２の浮動小数点演算・ロード／ストア用
パイプライン１１５、第１の整数演算・ロード／ストア
用パイプライン１１６、第２の整数演算・ロード／スト
ア用パイプライン１１７、第１の浮動小数点演算制御回
路１１８、第２の浮動小数点演算制御回路１１９、第１
の整数演算制御回路１２０、第２の整数演算制御回路１
２１、整数演算用レジスタ１２２、および整数演算回路
１２３を有する。メモリ制御回路１１０は主プロセッサ
１０１と主メモリ１０３またはＩ／０ボート（図示せ
ず）との間におけるデータの入出力を制御する。

【００１８】命令デコーダ１１１はメモリ制御回路１１
０を通じて主メモリ１０３より読み込んだ１つまたは２
つの命令をデコードして命令実行に必要な制御情報を生
成する。

【００１９】パイプライン制御回路１１２は各浮動小数
点演算・ロード／ストア用パイプライン１１４、１１５
および各整数演算・ロード／ストア用パイプライン１１
６、１１７の制御を行う。すなわちこのパイプライン制
御回路１１２は、各パイプライン１１４、１１５、１１
６、１１７の保持情報を同一パイプライン上の次の段に
転送したり、同時に入力された２つの命令が同時に実行
できない場合、後から実行すべき命令の実行にウェイト
をかけて各命令の実行タイミングに時間差を持たせるな
どのパイプライン制御を行う。

【００２０】各浮動小数点演算・ロード／ストア用パイ
プライン１１４、１１５はそれぞれ命令デコーダ１１１
で得た浮動小数点演算命令および浮動小数点データのロ
ード／ストア命令の制御情報をそれぞれ混在を許してパ
イプライン構造で蓄積する。各整数演算・ロード／スト
ア用パイプライン１１６、１１７はそれぞれ命令デコー
ダ１１１で得た整数演算命令および整数データのロード
／ストア命令の制御情報をそれぞれ混在を許してパイプ
ライン構造で蓄積する。

【００２１】各浮動小数点演算制御回路１１８、１１９
はそれぞれ、各浮動小数点演算・ロード／ストア用パイ
プライン１１４、１１５より取り出した浮動小数点演算
命令またはロード／ストア命令の制御情報から、浮動小
数点演算回路１０２にて浮動小数点演算および浮動小数
点演算用レジスタ（図示せず）に対する浮動小数点デー
タのロード／ストアを実行するために必要な制御コード
を生成する。

【００２２】各整数演算制御回路１２０、１２１はそれ
ぞれ、整数演算・ロード／ストア用パイプライン１１
６、１１７より取り出した整数演算命令またはロード／
ストア命令の制御情報から、整数演算回路１２３にて整
数演算および整数演算用レジスタ１２２に対する整数デ
ータのロード／ストアを実行するために必要な制御コー
ドを生成する。

【００２３】整数演算回路１２３は各整数演算制御回路
１２０、１２１より入力した制御コードに基づいて整数
演算および整数演算用レジスタ１２２に対する整数デー
タのロード／ストアを実行する。但しロード／ストアは
並列的に実行可能である。

【００２４】また以上各構成部の間の接続において、２
１１は命令デコーダ１１１で得た制御情報をパイプライ
ン制御回路１１２へ伝達するための信号線である。パイ
プライン制御回路１１２はこの信号線２１１より得た制
御情報に基づき各パイプライン１１４、１１５、１１
６、１１７の制御を実行する。

【００２５】２１２は命令デコーダ１１１で得た浮動小
数点命令の制御情報を第１の浮動小数点演算・ロード／
ストア用パイプライン１１４へ伝達するための信号線で
ある。主メモリ１０３より読み出された命令が１つの場
合、制御情報はこの信号線２１２を通して第１の浮動小
数点演算・ロード／ストア用パイプライン１１４へのみ
送られる。

【００２６】２１３は命令デコーダ１１１で得た浮動小
数点命令の制御情報を第２の浮動小数点演算・ロード／
ストア用パイプライン１１５へ伝達するための信号線で
ある。同時に２つの命令が主メモリ１０３より読み出さ
れた場合、この信号線２１３を通して第２の浮動小数点
演算・ロード／ストア用パイプライン１１５にも制御情
報が送られる。

【００２７】２１４は命令デコーダ１１１で得た整数命
令の制御情報を第１の整数演算・ロード／ストアパイプ
ライン１１６へ伝達するための信号線である。主メモリ
１０３より読み出された命令が１つの場合、制御情報は
この信号線２１４を通して第１の整数演算・ロード／ス
トア用パイプライン１１６へのみ送られる。

【００２８】２１５は命令デコーダ１１１で得た整数命
令の制御情報を第２の整数演算・ロード／ストアパイプ
ライン１１７へ伝達するための信号線である。同時に２
つの命令が主メモリ１０３より読み出された場合、この
信号線２１５を通して第２の整数演算・ロード／ストア
用パイプライン１１７にも制御情報が送られる。

【００２９】２１６はパイプライン制御回路１１２から
各パイプライン１１４、１１５、１１６、１１７に制御
信号を送るための信号線である。この信号線２１６を通
して各パイプライン１１４、１１５、１１６、１１７の
保持情報を一段ずつ進めるためのイネーブル信号や命令
実行にウェイトをかけるウェイト信号等が送られる。２
１７は第１の浮動小数点演算・ロード／ストア用パイプ
ライン１１４に保持された制御情報を第１の浮動小数点
演算制御回路１１８へ伝達するための信号線である。

【００３０】２１８は第２の浮動小数点演算・ロード／
ストア用パイプライン１１５に保持された制御情報を第
２の浮動小数点演算制御回路１１９へ伝達するための信
号線である。

【００３１】２１９は第１の整数演算・ロード／ストア
用パイプライン１１６に保持された制御情報を第１の整
数演算制御回路１２０へ伝達するための信号線である。

【００３２】２２０は第２の整数演算・ロード／ストア
用パイプライン１１７に保持された制御情報を第２の整
数演算制御回路１２１に伝達するための信号線である。

【００３３】２２１は第１の浮動小数点演算制御回路１
１８の制御下で浮動小数点演算回路１０２にてロード／
ストア命令を実行する際、第１の浮動小数点演算制御回
路１１８からメモリ制御回路１１０にロード／ストア実
行のための制御信号を送るための信号線である。

【００３４】２２２はメモリ制御回路１１０と第１の浮
動小数点演算制御回路１１８との間でロード／ストアデ
ータの授受を行うためのデータバスである。

【００３５】２２３は第１の浮動小数点演算制御回路１
１８で生成した制御コードを浮動小数点演算回路１０２
へ伝達するための信号線である。

【００３６】２２４は第１の浮動小数点演算制御回路１
１８と浮動小数点演算回路１０２との間でロード／スト
アデータの授受を行うためのデータバスである。

【００３７】２３１は第２の浮動小数点演算制御回路１
１９の制御下で浮動小数点演算回路１０２にてロード／
ストア命令を実行する際、第２の浮動小数点演算制御回
路１１９からメモリ制御回路１１０にロード／ストア実
行のための制御信号を送るための信号線である。

【００３８】２３２はメモリ制御回路１１０と第２の浮
動小数点演算制御回路１１９との間でロード／ストアデ
ータの授受を行うためのデータバスである。

【００３９】２３３は第２の浮動小数点演算制御回路１
１９で生成した制御コードを浮動小数点演算回路１０２
へ送るための信号線である。

【００４０】２３４は第２の浮動小数点演算制御回路１
１９と浮動小数点演算回路１０２との間でロード／スト
アデータの授受を行うためのデータバスである。

【００４１】２４１は第１の整数演算制御回路１２０の
制御下で整数演算回路１２３にてロード／ストア命令を
実行する際、第１の整数演算制御回路１２０からメモリ
制御回路１１０にロード／ストア実行のための制御信号
を伝達するための信号線である。

【００４２】２４２はメモリ制御回路１１０と第１の整
数演算制御回路１２０との間でロード／ストアデータの
授受を行うためのデータバスである。

【００４３】２４３は整数演算用レジスタ１２２に保持
された整数演算結果を第１の整数演算制御回路１２０に
送るための信号線である。

【００４４】２４４は第１の整数演算制御回路１２０で
生成した制御コードを整数演算回路１２３へ送るための
信号線である。

【００４５】２５１は第２の整数演算制御回路１２１の
制御下で整数演算回路１２３にてロード／ストア命令を
実行する際、第２の整数演算制御回路１２０からメモリ
制御回路１１０にロード／ストア実行のための制御信号
を送るための信号線である。２５２はメモリ制御回路１
１０と第２の整数演算制御回路１２１との間でロード／
ストアデータの授受を行うためのデータバスである。

【００４６】２５３は整数演算用レジスタ１２２に保持
された整数演算結果を第２の整数演算制御回路１２１に
送るための信号線である。

【００４７】２５４は第２の整数演算制御回路１２１で
生成した制御コードを整数演算回路１２３へ送るための
信号線である。

【００４８】また図示は省略したが、浮動小数点演算回
路１０２は浮動小数点演算用のレジスタを有し、浮動小
数点演算の実行と共に、浮動小数点演算用レジスタに対
する浮動小数点データのロード／ストアを実行する。但
しロード／ストアは並列に実行可能である。

【００４９】次にこの情報処理装置の動作を説明する。
図２は各パイプラインに情報を入力する手順を示すフロ
ーチャートである。

【００５０】まずメモリ制御回路１１０は主メモリ１０
３から１つまたは２つの命令を読出して命令デコーダ１
１１に送る（ステップ２０１）。

【００５１】命令デコーダ１１１は入力した１つまたは
２つの命令をデコードして命令実行に必要な制御情報を
生成する（ステップ２０２）。

【００５２】ここで、命令が整数命令つまり整数演算命
令あるいは整数演算用レジスタ１２２に対する整数デー
タのロード／ストア命令かどうかを判断する（ステップ
２０３）。

【００５３】この結果“ＹＥＳ”の場合、命令デコーダ
１１１で生成された制御情報は整数演算・ロード／スト
ア用パイプライン１１６、１１７に入力される。但しこ
のとき命令が１つの場合は、一方のパイプライン例えば
第１の整数演算・ロード／ストア用パイプライン１１６
にのみ制御情報を入力する（ステップ２０４、２０
５）。また命令が２つの場合は各整数演算・ロード／ス
トア用パイプライン１１６、１１７にそれぞれ制御情報
を入力する（ステップ２０４、２０６）。

【００５４】また“ＮＯ”の場合、すなわち命令が浮動
小数点演算命令あるいは浮動小数点演算用レジスタに対
するデータのロード／ストア命令の場合は、命令デコー
ダ１１１で生成された制御情報は浮動小数点演算・ロー
ド／ストア用パイプライン１１４、１１５に入力され
る。但しこのとき、命令が１つの場合は、一方のパイプ
ライン例えば第１の浮動小数点演算・ロード／ストア用
パイプライン１１４にのみ制御情報を入力する（ステッ
プ２０７、２０８）。また命令が２つの場合は各浮動小
数点演算・ロード／ストア用パイプライン１１４、１１
５にそれぞれ制御情報を入力する（ステップ２０７、２
０９）。

【００５５】図３は２つの命令を２つのパイプラインに
入力する場合の様子を示している。同図における１から
４の番号は命令の読み込まれた順番を示し、番号１と番
号２の命令、番号３と番号４の命令はそれぞれ主メモリ
１０３より同時に読み出された命令である。このように
パイプラインの各段に保持された命令は１Ｔの時間周期
で次々に次の段に運ばれる。

【００５６】このときパイプライン制御回路１１２は、
同時に読み込んだ２つの命令（例えば番号１と番号２の
命令、番号３と番号４の命令）が同時に実行できないも
のであることを判断すると、２つの命令のうち後で実行
すべき命令が保持されている側のパイプラインに信号線
２１６を通じてウェイト信号を送り、当該命令の実行に
ウェイトをかける。

【００５７】例えば、２つの命令の１つとして浮動小数
点加算命令が第１の浮動小数点演算・ロード／ストア用
パイプライン１１４に格納され、もう１つとしてロード
命令が第２の浮動小数点演算・ロード／ストア用パイプ
ライン１１５に格納されているとする。ここで浮動小数
点加算命令の実行で使用するソースとロード命令のディ
スティネーションとが一致し、かつ浮動小数点加算命令
がロード命令より前のアドレスに格納してあった場合
は、浮動小数点加算命令の実行後にロード命令を実行し
なくてはならない。したがって、この場合、パイプライ
ン制御回路１１２は第２の浮動小数点演算・ロード／ス
トア用パイプライン１１５にウェイト信号を送ってこれ
に格納されているロード命令の実行にウェイトをかけ
る。

【００５８】図４は浮動小数点演算・ロード／ストア用
パイプライン１１４、１１５の情報に基づいて浮動小数
点命令を実行するときの手順を示すフローチャートであ
る。各浮動小数点演算制御回路１１８、１１９はそれぞ
れ浮動小数点演算・ロード／ストア用パイプライン１１
４、１１５より制御情報の読み込みを行う（ステップ４
０１）。

【００５９】ここで各浮動小数点演算・ロード／ストア
用パイプライン１１４、１１５より計２つの制御情報が
読み込まれた場合（ステップ４０２）、各浮動小数点演
算制御回路１１８、１１９は自身が読み込んだ制御情報
から浮動小数点演算回路１０２にて浮動小数点演算命令
または浮動小数点演算用レジスタに対する浮動小数点デ
ータのロード／ストア命令を実行するために必要な制御
コードをそれぞれ生成する（ステップ４０３）。

【００６０】こうして各浮動小数点演算制御回路１１
８、１１９にて同時に生成された２つの制御コードは浮
動小数点演算回路１０２に送出され（ステップ４０
４）、これにより浮動小数点演算回路１０２にて２つの
浮動小数点命令が同時に実行される（ステップ４０
５）。

【００６１】また読み込まれた制御情報が１つだけの場
合（ステップ４０２）、第１の浮動小数点演算制御回路
１１８は自身が読み込んだ制御情報から浮動小数点演算
回路２０２にて浮動小数点演算命令または浮動小数点演
算用レジスタに対する浮動小数点データのロード／スト
ア命令を実行するために必要な制御コードを生成する
（ステップ４０６）。

【００６２】第１の浮動小数点演算制御回路１１８にて
生成された制御コードは浮動小数点演算回路１０２に送
出され（ステップ４０７）、これにより浮動小数点演算
回路１０２にて１つの浮動小数点命令だけが実行される
（ステップ４０８）。

【００６３】この後、終了命令が実行されるまで（ステ
ップ４０９、４１０）、以上の動作が繰り返される。

【００６４】図５は各整数演算・ロード／ストア用パイ
プライン１１６、１１７の情報に基づいて整数命令を実
行するときの手順を示すフローチャートである。

【００６５】各整数演算制御回路１２０、１２１はそれ
ぞれ各整数演算・ロード／ストア用パイプライン１１
６、１１７より制御情報の読み込みを行う（ステップ５
０１）。 ここで各整数演算・ロード／ストア用パイプ
ライン１１６、１１７より計２つの制御情報が読み込ま
れた場合（ステップ５０２）、各整数演算制御回路１２
０、１２１は自身が読み込んだ制御情報から整数演算回
路１２３にて整数演算命令または整数演算用レジスタ１
２２に対する整数データのロード／ストア命令を実行す
るために必要な制御コードをそれぞれ生成する（ステッ
プ５０３）。

【００６６】こうして各整数演算制御回路１２０、１２
１にて同時に生成された２つの制御コードは整数演算回
路１２３に送出され（ステップ５０４）、これにより整
数演算回路１２３にて２つの整数命令が同時に実行され
る（ステップ５０５）。

【００６７】また読み込まれた制御情報が１つだけの場
合（ステップ５０２）、第１の整数演算制御回路１２０
は自身が読み込んだ制御情報から整数演算回路１２３に
て整数演算命令または整数演算用レジスタ１２２に対す
る整数データのロード／ストア命令を実行するために必
要な制御コードを生成する（ステップ５０６）。

【００６８】第１の整数演算制御回路１２０にて生成さ
れた制御コードは整数演算回路１２３に送出され（ステ
ップ５０７）、これにより整数演算回路１２３にて１つ
の整数命令だけが実行される（ステップ５０８）。

【００６９】この後、終了命令が実行されるまで（ステ
ップ５０９、５１０）、以上の動作が繰り返される。

【００７０】図６は本実施例における浮動小数点演算回
路１０２上での浮動小数点命令の実行時間を従来例と比
較して示す図である。同図において、ＬＤはロード命
令、ＳＴはストア命令、Ｆは浮動小数点演算命令であ
る。このように本装置では、同時に２つの浮動小数点命
令つまり演算命令、ロード命令およびストア命令の中か
ら選ばれる２つの命令を実行することが可能である。し
たがって、従来と比較してほぼ半分の時間でまたまった
数の命令を実行することができる。また、主プロセッサ
１０１内の整数演算回路１２３上での整数命令の実行に
関しても同様に、従来と比較してほぼ半分の時間でまた
まった数の命令を実行することができる。

【００７１】なお、本実施例では、２つの浮動小数点命
令および整数命令を同時に実行できるよう構成したが、
３つ以上の命令を同時に実行できるよう構成しても構わ
ない。 さらに、浮動小数点命令か整数生命のいずれか
一方のみを複数同時に実行できるような構成としてもよ
い。

【００７２】

【発明の効果】以上説明したように本発明の情報処理装
置および情報処理方法によれば、同時に複数の浮動小数
点命令を実行でき、かつ同時に複数の整数命令も実行可
能である。したがって、見掛け上の命令実行速度の向上
を図れる。

【図面の簡単な説明】

【図１】本発明に係る一実施例の情報処理装置の構成を
説明するためのブロック図である。

【図２】図１における各パイプラインに制御情報を入力
する手順を示すフローチャートである。

【図３】２つの命令を同時に２つのパイプラインに入力
する場合の様子を示す図である。

【図４】浮動小数点演算・ロード／ストア用パイプライ
ンの情報に基づいて浮動小数点命令を実行するときの手
順を示すフローチャートである。

【図５】整数演算・ロード／ストア用パイプラインの情
報に基づいて整数命令を実行するときの手順を示すフロ
ーチャートである。

【図６】本実施例における浮動小数点演算回路上での浮
動小数点命令の実行時間を従来例と比較して示す図であ
る。

【図７】従来からの主プロセッサに浮動小数点演算用の
サブプロセッサを接続してなる情報処理装置の構成を示
すブロック図である。

【図８】従来の情報処理装置において実行される浮動小
数点命令列の一例を示す図である。

【符号の説明】

１０１…主プロセッサ、１０２…浮動小数点演算回路、
１０３…主メモリ、１１０…メモリ制御回路、１１１…
命令デコーダ、１１２…パイプライン制御回路、１１４
…第１の浮動小数点演算・ロード／ストア用パイプライ
ン、１１５…第２の浮動小数点演算・ロード／ストア用
パイプライン、１１６…第１の整数演算・ロード／スト
ア用パイプライン、１１７…第２の整数演算・ロード／
ストア用パイプライン、１１８…第１の浮動小数点演算
制御回路、１１９…第２の浮動小数点演算制御回路、１
２０…第１の整数演算制御回路、１２１…第２の整数演
算制御回路、１２２…整数演算用レジスタ、１２３…整
数演算回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 整数命令である整数演算命令および整数
   データのロード／ストア命令を実行する主プロセッサ
   に、浮動小数点命令である浮動小数点演算命令および浮
   動小数点データのロード／ストア命令を実行するサブプ
   ロセッサと、前記主プロセッサおよび前記サブプロセッ
   サで実行する命令を記憶したメモリとを接続してなる情
   報処理装置において、 前記主プロセッサ内に、前記メモリより複数の命令を読
   み出す手段と、前記メモリより読み出された複数の命令
   をデコードして命令実行に必要な各制御情報を出力する
   デコード手段と、前記デコード手段より出力された浮動
   小数点命令の各制御情報をそれぞれ別々に保持する複数
   の第１情報保持手段と、前記デコード手段より出力され
   た整数命令の各制御情報をそれぞれ別々に保持する複数
   の第２情報保持手段と、前記複数の第１情報保持手段に
   それぞれ保持された制御情報に基づき前記サブプロセッ
   サにて複数の浮動小数点命令を同時に実行するよう制御
   を行う手段と、前記複数の第２情報保持手段にそれぞれ
   保持された制御情報に基づき前記主プロセッサにて複数
   の整数命令を同時に実行するよう制御を行う手段とを具
   備することを特徴とする情報処理装置。
2. 【請求項２】 整数命令である整数演算命令および整数
   データのロード／ストア命令を実行する主プロセッサ
   に、浮動小数点命令である浮動小数点演算命令および浮
   動小数点データのロード／ストア命令を実行するサブプ
   ロセッサと、前記主プロセッサおよび前記サブプロセッ
   サで実行する命令を記憶したメモリとを接続してなる情
   報処理装置において、 前記主プロセッサ内に、前記メモリより複数の命令を同
   時に読み出すメモリ制御回路と、前記メモリ制御回路よ
   り読み出された複数の命令をデコードして命令実行に必
   要な各制御情報を出力する命令デコーダと、この命令デ
   コーダより出力された浮動小数点命令の各制御情報をそ
   れぞれ別々にパイプライン構造で保持する複数の浮動小
   数点演算・ロード／ストア用パイプラインと、前記命令
   デコーダより出力された整数命令の各制御情報をそれぞ
   れ別々にパイプライン構造で保持する複数の整数演算・
   ロード／ストア用パイプラインと、前記複数の浮動小数
   点演算・ロード／ストア用パイプラインに保持された各
   制御情報から前記サブプロセッサにて浮動小数点命令を
   実行するために必要な各制御コードをそれぞれ生成して
   前記サブプロセッサに出力する複数の浮動小数点演算制
   御回路と、整数命令を実行する整数演算回路と、前記複
   数の整数演算・ロード／ストア用パイプラインに保持さ
   れた各制御情報から前記整数演算回路にて整数命令を実
   行するために必要な各制御コードをそれぞれ生成して前
   記整数演算回路に出力する複数の整数演算制御回路とを
   具備し、前記サブプロセッサおよび前記整数演算回路に
   て複数の浮動小数点命令および複数の整数命令をそれぞ
   れ同時に実行できるよう構成してなることを特徴とする
   情報処理装置。
3. 【請求項３】 整数命令である整数演算命令および整数
   データのロード／ストア命令を実行する主プロセッサ
   に、浮動小数点命令である浮動小数点演算命令および浮
   動小数点データのロード／ストア命令を実行するサブプ
   ロセッサと、前記主プロセッサおよび前記サブプロセッ
   サで実行する命令を記憶したメモリとを接続してなる情
   報処理装置において、 前記メモリより複数の命令を同時に読み出す工程と、 読み出された複数の命令をそれぞれデコードして命令実
   行に必要な制御情報を出力する工程と、 前記複数の命令がそれぞれ浮動小数点命令の場合、これ
   ら浮動小数点命令の制御情報を複数の浮動小数点演算・
   ロード／ストア用パイプラインに別々に格納する工程
   と、 前記複数の命令がそれぞれ整数命令の場合、これら整数
   命令の制御情報を複数の整数演算・ロード／ストア用パ
   イプラインに別々に格納する工程と、 前記複数の浮動小数点演算・ロード／ストア用パイプラ
   インに保持された各制御情報から、前記サブプロセッサ
   にて浮動小数点命令を実行するために必要な各制御コー
   ドをそれぞれ生成する第１の制御コード生成工程と、 前記複数の整数演算・ロード／ストア用パイプラインに
   保持された各制御情報から、前記主プロセッサ内の整数
   演算回路にて整数命令を実行するために必要な各制御コ
   ードをそれぞれ生成する第２の制御コード生成工程と、 前記第１の制御コード生成工程にて生成された各制御コ
   ードに基づいて前記サブプロセッサにて複数の浮動小数
   点命令を同時に実行する工程と、 前記第２の制御コード生成工程にて生成された各制御コ
   ードに基づいて前記主プロセッサの整数演算回路にて複
   数の整数命令を同時に実行する工程とを有することを特
   徴とする情報処理方法。