JPH0281206A - ラダープログラム処理方式 - Google Patents
ラダープログラム処理方式Info
- Publication number
- JPH0281206A JPH0281206A JP23439388A JP23439388A JPH0281206A JP H0281206 A JPH0281206 A JP H0281206A JP 23439388 A JP23439388 A JP 23439388A JP 23439388 A JP23439388 A JP 23439388A JP H0281206 A JPH0281206 A JP H0281206A
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- JP
- Japan
- Prior art keywords
- ladder program
- bit
- logic circuit
- logic
- line
- Prior art date
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- Pending
Links
- 230000008520 organization Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明はＰＣ（プログラマブル・コントローラ）等に使
用されるラダープログラム処理方式に関し、特に論理処
理を一括して実行する論理回路を有するラダープログラ
ム処理方式に関する。
用されるラダープログラム処理方式に関し、特に論理処
理を一括して実行する論理回路を有するラダープログラ
ム処理方式に関する。
単独で使用されるＰＣ（プログラマブル・コントローラ
）あるいは数値制御装置に結合されたり、数値制御装置
に内蔵されるＰＣではその制御プログラムはラダープロ
グラムが使用される。ラダープログラムはリレーの接点
形式で表され、論理内容が直観的に判断できるので、広
く使用されている。
）あるいは数値制御装置に結合されたり、数値制御装置
に内蔵されるＰＣではその制御プログラムはラダープロ
グラムが使用される。ラダープログラムはリレーの接点
形式で表され、論理内容が直観的に判断できるので、広
く使用されている。
ＰＣではラダープログラムをサイクリックに処理するが
、プログラムの容量が大きくなると、１サイクル分の時
間が大きくなり、高速に処理すべき入出力信号が処理で
きなくなる。このために、ＰＣの機能が上昇するにつれ
て、処理速度もより高速化が要求される。
、プログラムの容量が大きくなると、１サイクル分の時
間が大きくなり、高速に処理すべき入出力信号が処理で
きなくなる。このために、ＰＣの機能が上昇するにつれ
て、処理速度もより高速化が要求される。
ラダープログラムのソースプログラムは接点形式でプロ
グラムされ、かつ表現されているが、実際にはマイクロ
プロセッサを使用して、接点論理をマイクロプロセッサ
の命令に置き換えて、処理しており、１個の接点ごとに
論理積、論理和等の論理演算を実行している。
グラムされ、かつ表現されているが、実際にはマイクロ
プロセッサを使用して、接点論理をマイクロプロセッサ
の命令に置き換えて、処理しており、１個の接点ごとに
論理積、論理和等の論理演算を実行している。
従って、ＰＣの処理速度を上げようとすれば、ｌ接点当
たりの論理命令の実行速度を上げなければならない、し
かし、この実行速度は使用するマイクロプロセッサとメ
モリの速度によって決定され、それ以上速度を上げるこ
とはできない、このために、複数のマイクロプロセッサ
を使用して演算速度を上げるＰＣもあるが、それではコ
ストが上昇し、あるいは複数のマイクロプロセッサを使
用しても、より一層の高速化が必要な場合もある。
たりの論理命令の実行速度を上げなければならない、し
かし、この実行速度は使用するマイクロプロセッサとメ
モリの速度によって決定され、それ以上速度を上げるこ
とはできない、このために、複数のマイクロプロセッサ
を使用して演算速度を上げるＰＣもあるが、それではコ
ストが上昇し、あるいは複数のマイクロプロセッサを使
用しても、より一層の高速化が必要な場合もある。
本発明はこのような点に鑑みてなされたものであり、論
理処理を一括して実行する論理回路を有するラダープロ
グラム処理方式を提供することを目的とする。
理処理を一括して実行する論理回路を有するラダープロ
グラム処理方式を提供することを目的とする。
〔課題を解決するための手段］
本発明では上記課題を解決するために、ＰＣ（プログラ
マブル・コントローラ）のラダープログラムを高速に処
理するラダープログラム処理方式において、 論理演算に必要な入力信号及び内部信号を予めビットＷ
成メモリ上に編成するピントａ成手段と、前記ビット編
成メモリ上のビット信号を一括して論理処理する論理回
路と、 とを有することを特徴とするラダープログラム処理方式
が、 提供される。
マブル・コントローラ）のラダープログラムを高速に処
理するラダープログラム処理方式において、 論理演算に必要な入力信号及び内部信号を予めビットＷ
成メモリ上に編成するピントａ成手段と、前記ビット編
成メモリ上のビット信号を一括して論理処理する論理回
路と、 とを有することを特徴とするラダープログラム処理方式
が、 提供される。
ラダープログラムの１行分の論理処理を行う論理回路を
設け、この論理演算に必要な入力信号及び内部信号を予
め編成メモリに編成しておき、−括して論理演算を実行
する。これによって、ラダープログラム１行分の論理演
算が１サイクルで実行され、処理速度が向上する。
設け、この論理演算に必要な入力信号及び内部信号を予
め編成メモリに編成しておき、−括して論理演算を実行
する。これによって、ラダープログラム１行分の論理演
算が１サイクルで実行され、処理速度が向上する。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明のラダープログラム処理方式のブロック
図を示す、レシーバｌは外部からの入力信号を受け、チ
ャツタをとり、内部レベルに信号を変換する。ピッｌ−
１，１成手段２は、ラダープログラム１行分の論理演算
に必要な入力信号及び内部信号を編成して、ビット編成
メモリ３に格納する。
図を示す、レシーバｌは外部からの入力信号を受け、チ
ャツタをとり、内部レベルに信号を変換する。ピッｌ−
１，１成手段２は、ラダープログラム１行分の論理演算
に必要な入力信号及び内部信号を編成して、ビット編成
メモリ３に格納する。
ピッ）［或は、ラダープログラムを実行プログラムにコ
ンパイルするときに決定され、（層成の処理はラダープ
ログラムの処理とは独立に、または関連をもって行われ
る。
ンパイルするときに決定され、（層成の処理はラダープ
ログラムの処理とは独立に、または関連をもって行われ
る。
ビット編成メモリ３にはラダープログラム１行分に必要
な信号が各リレーコイル毎に一括して出力できるように
、格納されている。論理回路４はラダープログラム１行
分毎に論理演算を実行し、ドライバ５を通して、外部に
出力信号として出力する。さらに、論理回路４の出力は
他の演算に必要な内部信号としてピッ）［成手段２に出
力される。すなわち、ＰＣはこのように、ラダープログ
ラムを１行分ごとに実行し、１サイクル分の処理が終わ
ると、再度最初からラダープログラムを実行する。
な信号が各リレーコイル毎に一括して出力できるように
、格納されている。論理回路４はラダープログラム１行
分毎に論理演算を実行し、ドライバ５を通して、外部に
出力信号として出力する。さらに、論理回路４の出力は
他の演算に必要な内部信号としてピッ）［成手段２に出
力される。すなわち、ＰＣはこのように、ラダープログ
ラムを１行分ごとに実行し、１サイクル分の処理が終わ
ると、再度最初からラダープログラムを実行する。
第２図にラダープログラム１行分の例を示す。
ＡＳＢ、Ｃ，Ｄは入力信号であり、Ｅは出力であり、そ
の論理は、 Ｅ＝ （Ａ−３＋＊Ｃ）・Ｄ である、ここで、＊印は信号Ｃの否定値を意味する。こ
のような、ラダープログラムをマイクロプロセッサで実
行すると、３あるいは４ステツプがかる。本発明ではこ
のような論理を一回で実行するものである。ラダープロ
グラムはこのような、１行分のプログラムが数百ステッ
プから数百ステップ程度使用されている。従って、１行
分の論理ステップを４とすれば、実行時間は概略１／４
になる。論理が複雑になれば、実行時間はさらに短縮さ
れる。
の論理は、 Ｅ＝ （Ａ−３＋＊Ｃ）・Ｄ である、ここで、＊印は信号Ｃの否定値を意味する。こ
のような、ラダープログラムをマイクロプロセッサで実
行すると、３あるいは４ステツプがかる。本発明ではこ
のような論理を一回で実行するものである。ラダープロ
グラムはこのような、１行分のプログラムが数百ステッ
プから数百ステップ程度使用されている。従って、１行
分の論理ステップを４とすれば、実行時間は概略１／４
になる。論理が複雑になれば、実行時間はさらに短縮さ
れる。
第３図にビットｉ成メモリと論理回路の詳細図を示す。
ピッｌ−［成メモリ３には第２図の論理を実行するため
に必要な入力が編成されて、並べられている。これは、
ラダープログラムをコンパイルするときに並べられる。
に必要な入力が編成されて、並べられている。これは、
ラダープログラムをコンパイルするときに並べられる。
図では１行分のみ示しているが、実際はこのようにラダ
ープログラム１行分ごとに、入力信号及び内部信号を編
成して、■グループにして、−括して読み出して、論理
回路４に出力できるようにする。
ープログラム１行分ごとに、入力信号及び内部信号を編
成して、■グループにして、−括して読み出して、論理
回路４に出力できるようにする。
従って、ＰＣはラダープログラムの順序に従って、編成
された入力信号及び内部信号のグループを読みだして、
論理回路４で一括して論理演算を実行して、さらに次の
グループの入力信号及び内部信号を読み出し、論理演算
を実行し、このサイクルを連続的に繰り返す。
された入力信号及び内部信号のグループを読みだして、
論理回路４で一括して論理演算を実行して、さらに次の
グループの入力信号及び内部信号を読み出し、論理演算
を実行し、このサイクルを連続的に繰り返す。
論理回路４はアンドゲート１１．１２．１３．１８とそ
の出力が接続されたオアゲート１９で構成されている。
の出力が接続されたオアゲート１９で構成されている。
これによって上記の式、Ｅ−（Ａ −Ｂ＋＊ Ｃ）
・Ｄ が一回で演算できる。すなわち、上式をアンドとオアの
形式に展開すると、 Ｅ＝Ａ−Ｂ−Ｄ＋＊Ｃ−Ｄ となる。従って、アンドゲート１１の端子にＡｌＢ及び
Ｄ、アンドゲート１２の入力端子に＊Ｃ１Ｄが接続され
るように、各入力信号をビット）！成メモリに編成する
。アンドゲート１１及１２の残った端子はｒｌＪが接続
されるようにする。
・Ｄ が一回で演算できる。すなわち、上式をアンドとオアの
形式に展開すると、 Ｅ＝Ａ−Ｂ−Ｄ＋＊Ｃ−Ｄ となる。従って、アンドゲート１１の端子にＡｌＢ及び
Ｄ、アンドゲート１２の入力端子に＊Ｃ１Ｄが接続され
るように、各入力信号をビット）！成メモリに編成する
。アンドゲート１１及１２の残った端子はｒｌＪが接続
されるようにする。
このように、一般のラダープログラム１行分の論理はア
ンドとオア論理の結合で表することができるので、アン
ドゲートとオアゲートの結合の論理回路で一括して論理
処理することができる。
ンドとオア論理の結合で表することができるので、アン
ドゲートとオアゲートの結合の論理回路で一括して論理
処理することができる。
ただし、アンドゲートの数及びアンドゲートの入力端子
の数は処理すべき論理の複雑さに応じて決定する必要が
ある。
の数は処理すべき論理の複雑さに応じて決定する必要が
ある。
以上説明したように本発明では、ラダープログラムの入
力及び内部信号をビット編成メモリに編成し、論理回路
で一括して論理演算するように構成したので、ラダープ
ログラム１行分の論理演算が１サイクルで処理でき、Ｐ
Ｃのラダープログラムの処理速度が向上する。
力及び内部信号をビット編成メモリに編成し、論理回路
で一括して論理演算するように構成したので、ラダープ
ログラム１行分の論理演算が１サイクルで処理でき、Ｐ
Ｃのラダープログラムの処理速度が向上する。
第１図は本発明のラダープログラム処理方式のブロック
図、 第２図はラダープログラム１行分の例を示す図、第３図
はピッ１４．Ｗ成メモリと論理回路の詳細図である。 ３−・ ４・−・−・・ ５− ・−・・−・ レシーバ ビット編成手段 ・・・・・ビット編成メモリ ・・−論理回路 ・−ドライバ 第２図 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
図、 第２図はラダープログラム１行分の例を示す図、第３図
はピッ１４．Ｗ成メモリと論理回路の詳細図である。 ３−・ ４・−・−・・ ５− ・−・・−・ レシーバ ビット編成手段 ・・・・・ビット編成メモリ ・・−論理回路 ・−ドライバ 第２図 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
Claims (2)
- （１）ＰＣ（プログラマブル・コントローラ）のラダー
プログラムを高速に処理するラダープログラム処理方式
において、 論理演算に必要な入力信号及び内部信号を予めビット編
成メモリ上に編成するビット編成手段と、前記ビット編
成メモリ上のビット信号を一括して論理処理する論理回
路と、 とを有することを特徴とするラダープログラム処理方式
。 - （２）前記論理回路はアンドゲートと該アンドゲートの
出力の論理和をとるオアゲートから構成されることを特
徴とする特許請求の範囲第１項記載のラダープログラム
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23439388A JPH0281206A (ja) | 1988-09-19 | 1988-09-19 | ラダープログラム処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23439388A JPH0281206A (ja) | 1988-09-19 | 1988-09-19 | ラダープログラム処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281206A true JPH0281206A (ja) | 1990-03-22 |
Family
ID=16970294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23439388A Pending JPH0281206A (ja) | 1988-09-19 | 1988-09-19 | ラダープログラム処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227504A (ja) * | 1990-05-09 | 1992-08-17 | Mitsubishi Electric Corp | プログラマブルコントローラのプログラミング方法 |
-
1988
- 1988-09-19 JP JP23439388A patent/JPH0281206A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227504A (ja) * | 1990-05-09 | 1992-08-17 | Mitsubishi Electric Corp | プログラマブルコントローラのプログラミング方法 |
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