JPH0224721A - プログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号処理プロセッサ（ＤＳＰ）の
内部に備えられたプログラム制御装置に関する。

（従来の技術） 音声合成装置やディジタルフィルタ等には、その処理デ
ータを高速で演算するためにディジタル信号処理プロセ
ッサが使用されている。

このディジタル信号処理プロセッサの動作プログラムは
、プロセッサ内部に組み込み、あるいは外付けされたプ
ログラムメモリに格納される。−般に、プログラムメモ
リには、プログラムを構成する命令が実行順にシーケン
シャルに格納される。しかし、ディジタル信号処理プロ
セッサのプログラムは、同一命令が繰り返されることが
多いことから、プログラムメモリの容量を減少させる目
的で、ダイナミックに命令の読み出しを行なうプログラ
ム制御装置が設けられている。

第２図に、そのような従来のプログラム制御装置のブロ
ック図を示す。

この装置は、プログラムメモリ１に格納されたプログラ
ムを構成する命令を、所定の順に読み出してデコード命
令２を得て、これを外部回路に向けて出力するものであ
る。

この装置には、プログラムメモリ１からの命令の読み出
しを制御するプログラムカウンタ３と、プログラムメモ
リ１から読み出された命令を一時格納する命令レジスタ
４と、この命令レジスタ４に格納された命令を解読しデ
コード命令２を出力する復号器５と、この装置各部の動
作を制御するコントローラ６から構成されている。

プログラムカウンタ３は、プログラムメモリ１の読み出
しアドレスを決定するカウンタで、例えば、通常、１マ
シンサイクル毎に１ずつカウントアツプするよう制御さ
れている。プログラムメモリ１からは、プログラムカウ
ンタ３の制御に従って、該当するアドレスから命令が読
み出され、命令レジスタ４に格納される。

命令レジスタ４に格納された命令は、復号器５において
解読される。命令には、通常、演算命令、ジャンプ命令
、Ｉ１０命令等がある。ジャンプ命令以外の命令の場合
、復号器５で解読を終えると、そのままデコード命令２
として外部回路に向けて出力される。

コントローラ６は、ジャンプ命令以外の命令の場合、プ
ログラムカウンタ３に対しカウントアツプを指示し、命
令レジスタ４に対し、プログラムメモリ１から出力され
る次の命令の格納の指示を行なう。

、一方、ジャンプ命令の場合には、復号器５からその命
令中に含まれるジャンプ先アドレスをプログラムカウン
タ３に向けて転送し、プログラムカウンタ３に対しその
ジャンプ先アドレスの格納を指示する。これによって、
プログラムカウンタ３は、ジャンプ先アドレスを開始点
として再び１ずつカウントアツプを開始し、プログラム
メモリｌからはそれに応じた命令が出力される。

ところで、通常、プログラムメモリ１からの命令の読み
出しのためには、一定のアクセスタイムが要求される。

又、命令レジスタ４に格納された命令な復号器５が解読
する場合、やはり一定の解読時間が要求される。

従って、プログラムカウンタ３がプログラムメモリ１に
対し所定のアドレス信号を出力し、こねに応じてプログ
ラムメモリ１から命令が読み出され、その命令が命令レ
ジスタ４に格納され、更に復号器５がその命令を解読す
るまでには一定の動作時間が必要になる。

このプログラム制御装置により出力されるデコード命令
２を受は入れる外部回路の演算速度が上記動作時間に比
べて遅い場合には問題はないが、逆に演算速度が高速化
された場合、デコード命令２の出力が遅いことは演算の
高速化を妨げる要因となる。

そこで、従来、プログラムメモリ１からの命令の読み出
しと復号器５の命令の解読とを、いわゆるバイブライン
制御によって並行して実行するようにしている。即ち、
プログラムカウンタ３がプログラムメモリ１にアドレス
信号を供給し命令が読み出される間、復号器５は、その
１マシンサイクル前に読み出された命令を命令レジスタ
４から受は入れ解読作業を実行する。

従来のプログラム制御装置においては、このようにして
その処理の高速化を図っていた。

（発明が解決しようとする課題） ところで、以上のような従来のプログラム制御装置のジ
ャンプ命令に関する動作について説明する。

第３図は、その従来の装置の動作タイムチャートである
。

図（ａ）に示すように、プログラムカウンタは、１マシ
ンサイクル毎に、ｍ−１，ｍ、ｍ＋１というように１ず
つカウントアツプされる。そして、そのアドレス信号に
対応して読み出された命令を、それぞれＣニー２　、　
Ｃｔ−＋・・・というように表示すると、その命令は第
３図（ｂ）に示すように命令レジスタに格納され、これ
が同図（Ｃ）に示すように復号器によって解読される。

そして、先ず、第３図に示すように、プログラムカウン
タ３がｍ−１を示しているとき、命令レジスタ４には、
既にその１マシンサイクル前に読み出された命令Ｃｍ−
２が格納されており、それが復号器５によって解読され
ている。

プログラムカウンタ３が１だけカウントアツプされてア
ドレス信号がｍになったとき、命令レジスタ４には命令
ｃｍ−ｔが格納され、これが復号器５によって解読され
る。尚、命令Ｃ１は、ジャンプ命令であるものとし、そ
のジャンプ命令にはジャンプ先アドレスが含まれている
ものとする。

ジャンプ命令であるか否かは、復号器５が命令の解読を
終えてから初めて分かるため、命令Ｃ，ｎに含まれるジ
ャンプ先アドレスβがプログラムカウンタ３に格納され
るときには、既にプログラムカウンタはｍ＋１を示して
おり、図示しない命令Ｃ＋ａ＋１が読み出されている。

この命令Ｃｍ　＊　１は不要な命令であるため、１マシ
ンサイクル分装置の動作が見過られる。

そして、次にプログラムカウンタがアドレス信号で＋１
を出力したとき、命令Ｃ４が命令レジスタに格納され、
復号器５によってこれが解読される。その後、プログラ
ムカウンタがｇ＋２に功つントアップされ、以下、既に
説明したと同様の動作が続行される。

即ち、従来、このようにプログラム中にジャンプ命令が
存在した場合、必ず１マシンサイクル分の無駄時間が発
生してしまう、従って、例えば分類や検索等の処理の多
い、即ちジャンプ命令の非常に多いプログラムにおいて
は、この無駄時間が実行時間中で大きな割り合いを占め
、処理能率を低下させるという問題があった。

本発明は以上の点に着目してなされたもので、ジャンプ
動作における無駄時間を無くし、効率の良い制御を行な
うことができるプログラム制御装置を提供することを目
的とするものである。

（課題を解決するための手段） 本発明のプログラム制御装置は、プログラムを格納した
デュアルポート型のプログラムメモリから、前記プログ
ラムを構成する命令を所定の順に読み出して解読し、外
部回路に向けて出力するプログラム制御装置において、
前記プログラムメモリからの前記命令の読み出しを制御
する第１のプログラムカウンタ及び第２のプログラムカ
ウンタと、前記プログラムメモリの第１の出力ポートに
接続され、前記第１のプログラムカウンタの制御により
前記プログラムメモリから読み出された命令を一時格納
する第１の命令レジスタと、前記プログラムメモリの第
２の出力ポートに接続され、前記第２のプログラムカウ
ンタの制御により前記プログラムメモリから読み出され
た命令を一時格納する第２の命令レジスタと、前記いず
れかの命令レジスタに格納された命令を解読する復号器
と、前記プログラムメモリの第１の出力ポートと前記第
２のプログラムカウンタとを接続し、前記第２の出力ポ
ートと前記第１のプログラムカウンタとを接続するジャ
ンプ先アドレス転送線と、前記命令レジスタの何れか一
方に格納された命令を前記復号器が解読するよう、前記
命令レジスタを選択制御し、かつ、選択中の命令レジス
タにジャンプ命令が格納されたとき、次のタイミングで
命令レジスタの選択を切り換える選択制御回路とを設け
たことを特徴とするものである。

又、２つの同一のプログラムを格納した２つのプログラ
ムメモリを用いても、同様のことを行なうことができる
。

（作用） 以上の装置は、例えば、通常、第１のプログラムカウン
タの制御によりプログラムメモリから命令を読み出して
、これを第１の命令レジスタに格納し、復号器はそこに
格納された命令の解読を行なうよう動作する。ジャンプ
命令が無く、プログラムカウンタが、１ずつ順にカウン
トアツプされて命令を読み出す場合、この動作が繰り返
される。

一方、第１の命令レジスタにジャンプ命令が格納された
場合、復号器がそのジャンプ命令の解読を開始すると同
時に、そのジャンプ命令中のジャンプ先アドレスが、ジ
ャンプ先アドレス転送線を通じて第２のプログラムカウ
ンタに格納される。

そして、復号器が第１の命令レジスタに格納された命令
の解読を終え、それがジャンプ命令と認識されると、選
択制御回路は、直ちに第２の命令レジスタの出力を復号
器に出力するようその選択を切り換える。

第２の命令レジスタには、既に、第２のプログラムカウ
ンタのジャンプ先アドレスに基づいて読み出された命令
が格納されており、復号器は直ちにその命令の解読に移
る。その結果、ジャンプ命令によって従来のような無駄
時間が生じることがない。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明のプログラム制御装置の実施例を示す
ブロック図である。

この装置は、プログラムメモリ１０と、そのプログラム
メモリ１０からの命令の読み出しを制御する第１のプロ
グラムカウンタｌｌａと第２のプログラムカウンタｌｌ
ｂと、プログラムメモリ１０から読み出された命令を格
納する第１の命令レジスタ１３ａ、第２の命令レジスタ
１３ｂ、及びこれらの出力を選択するセレクタ１４と、
復号器１５と、各部の動作を制御するコントローラ１６
とを有している。

上記、第１のプログラムカウンタｌｌａと第２のプログ
ラムカウンタｌｌｂとは、いずれも選択制御回路１６の
制御によって１ずつカウントアツプし、あるいはジャン
プ先アドレスを格納するカウンタから成る。

又、第１の命令レジスタ１３ａは、プログラムメモリ１
ｏの第１の出力ポートに接続されている。又、第２の命
令レジスタ１３ｂは、プログラムメモリ１０の第２の出
力ポート１２ｂに接続されている。

プログラムメモリ１０は、いわゆるデュアルポート型メ
モリであって、第１のプログラムカウンタｌｌａの制御
により読み出された命令は、第１の出力ポート１２ａに
出力され、第２のプログラムカウンタｌｌｂの制御によ
り読み出された命令は第２の出力ポート１２ｂに出力さ
れる。このデュアルポートメモリは、良く知られている
ように、２つのプログラムカウンタｌｌａ、ｌｌｂから
入力されるアドレス信号が一致しない場合には、その中
に格納された命令が、それぞれ別個に並行して読み出さ
れるランダム・アクセス・メモリから成る。

セレクタ１４は、第１の命令レジスタ１３ａあるいは第
２の命令レジスタ１３ｂの出力する命令のいずれか一方
を選択して、復号器１５に向けて出力する回路である。

このセレクタ１４の選択動作は、選択制御回路１６によ
って制御される。復号器１５は、セレクタ１４から出力
された命令を解読し、図示しない外部回路に向けて解読
後の命令を出力する回路である。選択制御回路１８は、
復号器１５によって解読された命令の内容に従い、プロ
グラムカウンタｌｌａ及びｌｌｂの動作を制御し、セレ
クタ１４の選択動作を制御するゲート回路から成る。

更に、この回路には、プログラムメモリ１０の第１の出
力ポート１２ａと、第２のプログラムカウンタｌｌｂと
を接続するジャンプ先アドレス転送線１７ａ、及び、プ
ログラムメモリ１０の第２の出力ポート１２ｂと、第１
のプログラムカウンタｌｌａとを接続するジャンプ先ア
ドレス転送線１７ｂとが設けられている。このジャンプ
先アドレス転送線１７ａ、１７ｂは、いずれもプログラ
ムメモリ１０から読み出された命令の内のジャンプ先ア
ドレスに相当する部分を、無条件で第１のプログラムカ
ウンタｌｌａあるいは第２のプログラムカウンタｌｌｂ
に転送するパラレル転送線である。そして、例えば第１
のプログラムカウンタ１１ａの制御によりプログラムメ
モリ１０から命令が読み出され、第１の出力ポート１２
ａから出力される命令に基づいて処理が実行されている
場合には、ぞの命令のジャンプ先アドレスに相当する部
分が、常に第２のプログラムカウンタに格納される。選
択制御回路１６はそのように各部の動作制御を行なう。

以上の構成の本発明のプログラム制御装置は次のように
動作する。

第４図は、本発明の詳細な説明するタイムチャートであ
る。

この実施例では、第１図に示した第１のプログラムカウ
ンタｌｌａの制御によって読み出された命令に基づいて
処理が実行されているものとする。

即ち、第４図（ａ）に示すように、先ず、第１のプログ
ラムカウンタｌｌａが、１マシンサイクル毎にｍ−１，
ｍ、ｍ＋１というようにカウントアツプされていく。そ
して、第４図（ｂ）に示すように、第１の命令レジスタ
１３ａに対し命令Ｃ−−２、Ｃ−リ、Ｃｍというように
、プログラムカウンタ３のカウントタイミングより１マ
シンサイクル遅れて該当する命令が格納され、それが復
号器１５によって解読されていく［第４図（ｆ）］。

このとき、第２のプログラムカウンタｌｌｂには、先に
説明したように、プログラムメモリ１０から読み出され
た命令の内、ジャンプ先アドレスに相当する部分が格納
されるが、ジャンプ命令以外の命令が読み出された場合
、そのデータは無意味であって、第４図（ｃ）、（ｄ）
に示すように全く無視される。即ち、第４図（ｅ）に示
すように、セレクタは専らａ側、即ち第１の命令レジス
タ１３ａの出力を復号器１５に向けて出力するよう選択
をしている。

ここで、第１のプログラムカウンタｌｌａがカウントを
ｍとし、その１マシンサイクル後に、第１の命令レジス
タにジャンプ命令Ｃ１が格納されたとする。

この場合、第２のプログラムカウンタｌｌｂには、ジャ
ンプ先アドレス℃が格納される。尚、このタイミングで
は、まだセレクタ１４はａ側、即ち第１の命令レジスタ
１３ａを選択しており、復号器１５は命令Ｃ１の解読を
行なっている。そして、この命令Ｃ１が解読されると、
これはジャンプ命令であるから、選択制御回路１６はセ
レクタ１４を制御しその選択をｂ側に切り換える［第４
図（ｅ）］。

一方、既に第２のプログラムカウンタｌｌｂは、その１
マシンサイクル前にジャンプ先アドレス２を示しており
、プログラムメモリ１０からは、それに該当する命令が
第２の命令レジスタ１３ｂに読み出される［第４図（ｄ
）］。この読み出されるタイミングは、先のジャンプ命
令Ｃ，。

が解読された直後となる。そして、その段階では、セレ
クタがｂ側に切り換わっており、ジャンプ先アドレス℃
に格納された命令ＣＱが復号器１５によって解読される
。その後は、今度は第２のプログラムカウンタｌｌｂの
制御によって、プログラムメモリ１０から順に命令が読
み出され、それが処理に使用されることになる。

その後の動作は、先に説明したと同様である。

この第４図の動作を見て分かるように、ジャンプ命令Ｃ
，，が実行された場合においても、従来のような１マシ
ンサイクル分の無駄時間が生じない。従って、ジャンプ
命令を多く含むプログラムの実行にあたっては、無駄時
間がなく高い効率で処理を実行することができる。

尚、第１図の実施例においては、デュアルポートメモリ
を使用してプログラムの読み出しを行なっている。この
プログラムメモリは、ランダム・アクセス・メモリであ
るから、例えば、第１のプログラムカウンタｌｌａによ
って命令を読み出し、所定の処理を実行している間、第
２のプログラムカウンタｌｌｂを用いて、任意のアドレ
スに新たな命令の書き込みを行なうことができる。この
結果、必要な都度、必要なタイミングでプログラムの書
き換えを行ない、より高度な複雑な処理を実行すること
が可能となる。

第５図に、本発明の装置の他の実施例を示す要部のブロ
ック図を示した。

この装置は、第１図の装置において、そのプログラムメ
モリ１０を２つのプログラムメモリとしたものである。

即ち、図のように、第１のプログラムメモリ１０′　ａ
と第２のプログラムメモリ１０’ｂとから構成されてい
る。この両メモリは、いずれも全く同一のプログラムが
格納された、例えばリード・オンリ・メモリから構成さ
れるものとする。

このようにすれば、第１図に示した装置と全く同一の動
作を実行させることができる。しかも、２つの同一内容
のリード・オンリ・メモリを使用するようにしても、リ
ード・オンリ・メモリの構成上、ハードウェア的には、
第１図の実施例よりもむしろ小型化を図ることが可能で
ある。

尚、この実施例において、その他の結線等については、
第１図と全く同様であり、その図示及び説明は省略する
。

本発明は以上の実施例に限定されない。

第１図の実施例においては、選択制御回路１６は、命令
レジスタ１３ａ、１３ｂと復号器１５の間に挿入された
セレクタ１４を制御するよう説明したが、命令レジスタ
１３ａや命令レジスタ１３ｂのデータの出力を直接制御
したり、復号器１５の入力ポートを２つ設け、いずれの
ポートから入力する命令を処理するかの選択を制御した
り、種々の変形が可能である。又、プログラムカウンタ
の動作制御についても、既知の同等の制御手段に置き換
えることが可能である。

（発明の効果） 以上説明した本発明のプログラム制御装置によれば、２
つのプログラムカウンタと２つの命令レジスタとを設け
、一方の命令レジスタに格納された命令を解読している
間、他方のプログラムカウンタによってジャンプ先アド
レスを指定し、ジャンプ命令の解読と同時にジャンプ先
アドレスにおける命令の出力を可能としたので、ジャン
プ命令実行時、従来のような無駄時間を生じ難く、高能
率、高速なプログラム制御が可能となる。

【図面の簡単な説明】

第１図は本発明のプログラム制御装置の実施例を示すブ
ロック図、第２図は従来のプログラム制御装置の一例を
示すブロック図、第３図は従来の装置の動作を示すタイ
ムチャート、第４図は本発明の動作を示すタイムチャー
ト、第５図は本発明の装置の他の実施例を示す要部ブロ
ック図である。 １０・・・プログラムメモリ、 １０’ａ・・・第１のプログラムメモリ、１０′　ｂ・
・・第２のプログラムメモリ、１１ａ・・・第１のプロ
グラムカウンタ、１１ｂ・・・第２のプログラムカウン
タ、１２ａ・・・第１の出力ポート、 １２ｂ・・・第２の出力ポート、 １３ａ・・・第１の命令レジスタ、 １３ｂ・・・第２の命令レジスタ、１４・・・セレクタ
、１５・・・復号器、１６・・・選択制御回路。 特許出願人　沖電気工業株式会社 手続補正書帽側 平成元年　２月６ 日

Claims (1)

1. 【特許請求の範囲】 １、プログラムを格納したデュアルポート型のプログラ
   ムメモリから、前記プログラムを構成する命令を所定の
   順に読み出して解読し、外部回路に向けて出力するプロ
   グラム制御装置において、前記プログラムメモリからの
   前記命令の読み出しを制御する第１のプログラムカウン
   タ及び第２のプログラムカウンタと、 前記プログラムメモリの第１の出力ポートに接続され、
   前記第１のプログラムカウンタの制御により前記プログ
   ラムメモリから読み出された命令を一時格納する第１の
   命令レジスタと、 前記プログラムメモリの第２の出力ポートに接続され、
   前記第２のプログラムカウンタの制御により前記プログ
   ラムメモリから読み出された命令を一時格納する第２の
   命令レジスタと、 前記いずれかの命令レジスタに格納された命令を解読す
   る復号器と、 前記プログラムメモリの第１の出力ポートと前記第２の
   プログラムカウンタとを接続し、前記第２の出力ポート
   と前記第１のプログラムカウンタとを接続するジャンプ
   先アドレス転送線と、前記命令レジスタの何れか一方に
   格納された命令を前記復号器が解読するよう、前記命令
   レジスタを選択制御し、かつ、選択中の命令レジスタに
   ジャンプ命令が格納されたとき、次のタイミングで命令
   レジスタの選択を切り換える選択制御回路とを設けたこ
   とを特徴とするプログラム制御回路。 ２、それぞれ同一のプログラムを格納した第１のプログ
   ラムメモリ及び第２のプログラムメモリから、前記プロ
   グラムを構成する命令を所定の順に読み出して、外部回
   路に向けて出力するプログラム制御装置において、 前記第１のプログラムメモリからの前記命令の読み出し
   を制御する第１のプログラムカウンタと、 前記第２のプログラムメモリからの前記命令の読み出し
   を制御する第２のプログラムカウンタと、 前記第１のプログラムカウンタの制御により前記第１の
   プログラムメモリから読み出された命令を一時格納する
   第１の命令レジスタと、 前記第２のプログラムカウンタの制御により前記第２の
   プログラムメモリから読み出された命令を一時格納する
   第２の命令レジスタと、 前記いずれかの命令レジスタに格納された命令を解読す
   る復号器と、 前記第１のプログラムメモリの出力ポートと前記第２の
   プログラムカウンタとを接続し、前記第２のプログラム
   メモリの出力ポートと前記第１のプログラムカウンタと
   を接続するジャンプ先アドレス転送線と、 前記命令レジスタの何れか一方に格納された命令を前記
   復号器が解読するよう、前記命令レジスタを選択制御し
   、かつ、選択中の命令レジスタにジャンプ命令が格納さ
   れたとき、次のタイミングで命令レジスタの選択を切り
   換える選択制御回路とを設けたことを特徴とするプログ
   ラム制御回路。