JPH0281214A - マイクロプロセッサのクロック信号制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１既　　　　　要〕 マイクロプロセッサに供給するクロックを制御するクロ
ック信号制御回路に関し、 マイクロプロセンサに供給するクロックの周波数を切り
換え、マイクロプロセッサを高速で動作でき、しかも無
駄な電流消費を無くしたマイクロプロセッサのクロック
信号制御回路を提供することを目的とし、 マイクロプロセッサの実行サイクルの内容を判別する実
行サイクル判別手段と、生成された基？１敗クロック信
号を分周して複数の周波数の信号を作成するクロック信
号作成手段と、前記実行サイクル判別手段で実行サイク
ルが内部演算実行サイクルであると判別されたとき、前
記クロック信号作成手段からの所定周波数の信号をシス
テムクロック信号として前記マイクロプロセンサに供給
し、実行サイクルが内部演算実行サイクル以外であると
き、前記所定周波数より低い周波数の信号を前記マイク
ロプロセッサに供給するクロック信号選択手段とを備え
るように構成する。

〔産業上の利用分野〕

本発明はマイクロプロセッサに供給するクロックを制御
するクロック信号制御回路に関する。

〔従来の技術〕

発振回路から供給されるクロック信号をシステムクロッ
クとして動作するマイクロプロセッサでは、そのシステ
ムクロックの周波数により各種演算の処理速度が決まる
。従ってより高速な処理を実現するためには、より高い
周波数のクロック信号で動作させればよい。

しかしながら、クロックを高周波数にするとＩｌｏやメ
モリが応答できないことがある。このため従来において
は、ウェイトサイクルを設け、アクセスタイムの遅い素
子に対してはマイクロプロセッサの動作を特定サイクル
遅らせるようにしている。

第４図はマイクロプロセッサの動作タイミングの一例を
示す図であり、同図はマイクロプロセッサがメモリから
データ読み出すメモリリードサイクルのタイミングを示
している。

マイクロプロセッサには通常、同図（１）に示す原発振
のクロック信号を分周した一定周期のクロック信号（同
図（２）に示す）が与えられ、そのクロック信号に従っ
て動作している。まずＴ＋ステートにおいて、アドレス
「０〜１５」、及び「１６〜１９」のアドレスデータが
出力され（同図（３）及び（４））、メモリのアドレス
が指定される。さらにこのＴＩステート期間中にアドレ
スラッチイーネブル信号（ＡＬＥ）がハイレベルとなる
。そしてこのＡＬＥ信号に基づいてアドレスデータがラ
ッチされる。アドレスが確定すると、対応するＲＡＭの
アドレスがアクセスされデータの読み出しが行われる。

このとき、使用しているＲＡＭのアクセスタイムが遅く
、マイクロプロセッサの読み取りタイミングまでにデー
タが出力されないときには、ウェイトサイクルＴ−を挿
入してデータの読み取りタイミングを遅らせる。

同図は２つのウェイトサイクルを挿入した場合の例を示
しており、２クロック間読み取りを遅らせることにより
ＲＡＭからのデータの読み取りが可能となっている。

このように従来、マイクロプロセッサの動作に比べてア
クセスタイムの遅いＲＡＭやＩ１０装置等をアクセスす
る場合には、ウェイトサイクルを挿入してマイクロプロ
セラが他のデバイスからの出力を待つ必要があった。

〔発明が解決しようとする課題〕

上述したように従来のマイクロプロセッサシステムにお
いては、アクセスタイムの遅いメモリやＩ１０装置への
データの書き込み、読み出しを行う場合には、実行サイ
クルの途中にウェイトサイクルを挿入し、メモリやＩ１
０装置の書き込み、読み出しが可能となるまでの間、マ
イクロプロセッサのデータの読み取り、或いは書き込み
を遅らせていた。しかしながら、マイクロプロセッサや
クロック信号により駆動される他のＩＣがＣＭＯ３のＬ
ＳＩで構成されている場合には、信号レベルの変化時に
消費電流が増える特性を有している為に、クロック信号
の周波数が高くなるほど回路の消費電流が増えていく、
その為ウェイトサイクル中でもクロック毎の消費電流は
変わらず、ウェイトサイクル中はマイクロプロセッサ等
により無駄に電流が消費されているという問題点があっ
た。

本発明では、マイクロプロセッサに供給するクロックの
周波数を切り換え、マイクロプロセッサを高速で動作で
き、しかも無駄な電流消費を無くしたマイクロプロセッ
サのクロック信号制御回路を提供することを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。同図において実行
サイクル判別手段１はマイクロプロセッサの実行サイク
ルの内容を判断し、クロック信号作成手段２は生成され
た基準クロック信号を分周して複数の周波数信号を作成
し、クロック信号選択手段３は上記実行サイクル判別手
段２により、実行サイクルが内部演算実行サイクルであ
ると判別されたとき、上記クロック信号作成手段２から
所定周波数の信号をマイクロプロセッサに供給し、実行
サイクルが内部演算実行サイクル以外であると判別され
たとき、上記所定周波数より低い周波数の信号をマイク
ロプロセッサに供給する。

〔作　　用〕

本発明では、実行サイクル判別手段１によりマイクロプ
ロセッサの実行サイクルの内容を判別し、実行サイクル
がマイクロプロセッサ内部の演算か、あるいはメモリ、
Ｉｌｏ等の書き込み、読み出しを行う内部演算以外の実
行サイクルであるかを判別する。その判別の結果、実行
サイクルが内部演算実行サイクル以外であった場合には
、クロック信号選択手段３は対象となるデバイスのアク
セスタイムに合わせて、通常より遅い周期のクロック信
号を選択してマイクロプロセッサに供給する。

従って早い周期のクロック信号で動作させる必要のない
実行サイクルのときには、遅いクロックでマイクロプロ
セッサと回路各部を動作させることができるので無駄な
電力消費を無くすことができる。

〔実　　施　　例〕

以下、本発明の一実施例を第２図〜第４図を参照しなが
ら説明する。

第２図は本発明の一実施例のクロック制御回路のブロッ
ク図である０発振器１１は基準となる原発振クロック信
号を発生する回路である。分周回路１２は発振回路１１
からのクロック信号を分周する回路であり、分周して得
られる周期の異なったクロック信号をクロック選択回路
１３に出力する。

クロック選択回路１３は後述するタイミング作成回路１
６からの信号に従って、特定の周期のクロック信号を選
択してＣＰＵ１４に出力する。

ＣＰＵ１４はクロック選択回路１３からのクロック信号
に基づいて、図示しないＲＡＭ及び■１０装置へのデー
タの書き込み、読み出し等を行うものであり、そのとき
の実行サイクルの内容が内部演算の実行、メモリに対す
る書き込み、あるいはメモリに対する読み出し等のいず
れであるかを示すデータをステータス情報に−−〜Ｔｚ
として出力する。

実行サイクル判別部１５はＣＰＵ１４からのステータス
情報Ｓｏ〜Ｓ２を解読して、実行サイクルがＣＰＵ１４
の内部演算実行サイクルか、メモリのリードサイクル、
ライトサイクルか等を判別して、判別結果をタイミング
作成回路１６に出力する。タイミング作成回路１６は実
行サイクル判別部１５の判別結果に基づいて、書き込み
、あるいは読み出しを行う対象となるメモリ及びＩ１０
装置のアクセスタイムに応じて、どの周期のクロック信
号を選択して出力するかをクロック選択回路１３に指示
する回路である。

次に上記回路の動作を第３図のメモリリードサイクルの
タイミングチャートを参照して説明する。

第２図の発振器１１では第３図（１）に示す周期の原発
振クロック信号が生成され分周回路１２に出力されてい
る０通常ＣＰＵ１４にはその原発振クロック信号を分周
した短い周期のクロック信号（第３図（１）に示す）が
供給されている。

今、Ｔ＋　ステートにおいて第３図（２）に示すように
ＣＰＵ１４から、ステータス情報として−３−０＝１、
ｓ、−ｏ、Ｘ２−１のデータが出力されると、実行サイ
クル判別部１５はそのときの実行サイクルがメモリリー
ドサイクルであると判別してタイミング作成回路１６に
通知する。タイミング作成回路１６はメモリリードサイ
クルのときは、ＣＰＵ１４から指示された対象となるＲ
ＡＭのアクセスタイムに応じた周期のクロック信号への
切り換えをクロック選択回路１３に指示する。これによ
り、クロック選択回路１３は次のＴ２ステートから、第
３図（３）に示すように通常の動作周期Ｔ１より長い周
期Ｔ２　’のクロック信号をＣＰＵ１４に供給し、この
長い周期のクロック信号は次のＴ３ステートまで供給さ
れる。この間にアクセスタイムの遅いＲＡＭから、同図
（４）に示すタイミングでデータが出力され、ＣＰＵ１
４からのデータの読み取りが可能となる。

次のＴ４ステートでは、再び元の短い周期Ｔ４（＝’ｒ
＋）のクロック信号に切り換えられ、同図（５）に示す
リード信号Ｈの立上りでＲＡＭのデータがＣＰＵ１４に
取り込まれる。

すなわち、ＣＰＵ１４から出力されるステータス情報丁
。〜Ｔ２から実行サイクルの内容を判別し、ＣＰＵ１４
内部での演算実行サイクル以外であったときには、対象
となるメモリ、あるいは■１０装置のアクセスタイムに
応じて、ＣＰＵ１４に供給するクロック信号の周期を切
り換えている。

例えば実行サイクルがメモリに対するリードあるいはラ
イトサイクルであった場合に、使用しているメモリのア
クセスタイムが早く、ｌマシンサイクル内でデータの読
み出しあるいは書き込みが可能なときには、Ｔ、ステー
トと同じ早い周期のクロック信号を供給する。一方、使
用しているメモリのアクセスタイムが遅く、通常の１マ
シンサイクル内でデータの読み出しあるいは書き込みが
できないときには、メモリのアクセスタイムに応じた遅
い周期のクロック信号を供給する。

以上のように、アクセスタイムの遅いメモリを使用した
ときにも、そのアクセスタイムに合わせた周期のクロッ
ク信号で、ＣＰＵ１４を含めた回路各部を動作させるこ
とができる。従って、従来のようにＣＰＵ１４がメモリ
からのデータ出力を待っている間も、早い周期のクロッ
ク信号でＣＰＵ１４を動作させ、無駄に電流が消費され
るのを防ぐことができる。

尚、上記実施例ではメモリアクセスの場合について説明
したが、データの読み出し、書き込みにより長い時間を
必要とするＩ１０装置に対するＩ１０リード、ライトサ
イクルの場合についても、同様にクロック信号を切り換
え、回路の消費電流を少なくすることができる。例えば
Ｔ１ステートでＩ１０リードあるいはライトサイクルで
あると判別したときには、Ｔ２ステート以後は遅い周期
のクロック信号に切り換え、ＣＰＵ１４からの指示があ
るまで、その遅い周期のクロック信号を以後のマシンサ
イクルに対しても継続して供給する。

そして！１０装置に対するアクセスが終了すると、ＣＰ
Ｕ１４からタイミング作成回路１６に！１０リード、ラ
イトサイクルの終了が通知され、クロック信号の切り換
えが行われる。

〔発明の効果〕

本発明によれば、接続されているメモリ、Ｉ１０装置の
動作速度がマイクロプロセッサの動作速度に比べて遅く
、データの書き込み、あるいは読み出しの為の待ち時間
が生じるような場合には、クロック信号の周期を切り換
えているので、マイクロプロセッサ自身の処理速度を高
めて、しかもマイクロプロセッサによる無駄な電流消費
を無くすことができる。

第３図は実施例の動作を示すタイミングチャート、 第４図は従来の動作を示すタイミングチャートである。

ｌ・・・実行サイクル判別手段、 ２・・・クロック信号作成手段、 ３・・・クロック信号選択手段。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサの実行サイクルの内容を判別する実
   行サイクル判別手段（１）と、 生成された基準クロック信号を分周して複数の周波数の
   信号を作成するクロック信号作成手段（２）と、 前記実行サイクル判別手段（１）で実行サイクルが内部
   演算実行サイクルであると判別されたとき、前記クロッ
   ク信号作成手段（２）からの所定周波数の信号をシステ
   ムクロック信号として前記マイクロプロセッサに供給し
   、実行サイクルが内部演算実行サイクル以外であると判
   別されたとき、前記所定周波数より低い周波数の信号を
   前記マイクロプロセッサに供給するクロック信号選択手
   段（３）とを備えることを特徴するマイクロプロセッサ
   のクロック信号制御回路。