JPH0281269A - 命令実行のシリアライズ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 スカラユニットとスカラユニットから送られるベクトル
命令を処理するベクトルユニットとを備えた科学技術用
計夏機などの情報処理システムにおける命令実行のシリ
アライズ制御方式に関し。

ＰＯＳＴ命令／ＷＡＩＴ命令を用いたベクトル命令から
スカラ命令へのシリアライズにおいて。

スカラユニットにおいてインタロックされているスカラ
命令の実行開始を早めてベクトル命令とスカラ命令の並
列実行の可能性を高めることを目的とし。

ベクトルユニットのベクトル命令管理部内に。

入口のステージでＷＡＩＴ命令を検出する手段と。

各ステージで有効なＰＯＳＴ命令を検出する手段とを設
け、ＷＡＩＴ命令が入力された時点で先行するすべての
ＰＯＳＴ命令が発信したことを認識したなら、ＷＡＩＴ
命令の発信を待たずにスカラユニットにＷＡＩＴ命令が
発信したことを示す信号を返すように構成した。

〔産業上の利用分野〕

本発明は、スカラユニットとスカラユニットから送られ
るベクトル命令を処理するベクトルユニットとを備えた
科学技術用計算機などの情報処理システムにおける命令
実行のシリアライズ制御方式に関する。

このような科学技術用計算機システムでは、スカラ命令
とベクトル命令、あるいはベクトル命令とベクトル命令
間で命令の先行制御や並列実行が行われることがあるた
め、主記憶参照順序が保証されないことがある。従って
主記憶参照順序を保証するためにはベクトルオペレーシ
ョンのシリアライズを行う必要がある。

ベクトルオペレーションのシリアライズとは。

それ以前に実行中である命令が生じる主記憶オペランド
アクセスをそれよりも後に実行すべき命令の主記憶オペ
ランドアクセスが生じる前に終了させることである。

このベクトルオペレーションのシリアライズは。

ベクトル命令同士及びベクトル命令とスカラ命令の主記
憶オペランドアクセス間において意味をもち、スカシ命
令間ではもともと順序関係が保証されているため意味を
もたない。

近年の科学技術用計算機システムにおける高速化要求に
応えるため１本発明はベクトルオペレーションのシリア
ライズに伴うオーバヘッドの削減を図ることを意図して
いる。

〔従来の技術〕

第７図に１本発明が適用される従来の科学技術用計算機
システムの構成例を示す。

第７図において、１はスカラユニッ）ＳＵ　　２はベク
トルユニットＶＵ、３はベクトル実行部■ＸＵ、４およ
び５は乗算・加算パイプラインＭＡ。

６は除算パイプラインＤｉＶ、７はベクトルレジスタＶ
Ｒ，８および９はロード・ストアパイプラインＬＯＡＤ
／５ＴＯＲＥ、１０は主記憶装置Ｍｓｕ、ｔｔはベクト
ル制御部ＶＣＵ　　１２はベクトル命令管理部Ｖｌ、１
３はベクトル記憶管理部ＶＳ、１４は記憶制御部ＭＣＵ
である。

スカラユニットＳＵはプログラム中の命令を順次フェッ
チし、スカラ命令は自身で実行し、ベクトル命令はベク
トルユニットＶＵへ送って実行させる。

ベクトルデータ）ＶＵのベクトル制御部ＶＣＵにおいて
、ベクトル命令管理部ＶｌはスカラユニットＳｔＪから
送られたベクトル命令を受は取り。

実行を管理する。ベクトルＬＯＡＤ命令、ベクトル５Ｔ
ＯＲＥ命令の場合は、ベクトル記憶管理部ＶＳが起動さ
れ、記憶制御部ＭＣＵを介して主記憶装置ＭＳＵへのア
クセスが行われる。

主記憶装置ＭＳＵからベクトルレジスタＶＲへのベクト
ルデータのＬＯＡＤ、およびベクトルレジスタＶＲから
主記憶装置ＭＳＵへのベクトルデータの５ＴＯＲＥ処理
では、ＬＯＡＤ／５ＴＯＲＥパイプラインを用いて行わ
れる。

一方、スカラユニットＳＵがら主記憶装置ＭＳＵへのア
クセスは、ベクトルユニット■υ内の記憶制御部ＭＣＵ
を介して行われる。

スカラユニットＳＵとベクトルユニットＶＵとは、可能
な限り並列に動作することがシステムの処理性能を高め
るうえで望ましい、しがし１プログラム中のベクトル命
令あるいはスカラ命令が。

先行するベクトル命令あるいはスカラ命令の実行結果の
データをオペランドとして使用する場合。

それらの命令間での実行順序を保証することが必要とな
る。この制御が、ベクトルオペレーションのシリアライ
ス制御である。

従来の多くのシステムでは、ベクトルオペレーションの
シリアライズ制御を、ＰＯＳＴＯ３上びＷＡＩＴ命令を
利用して行っている。この方法は。

ＰＯＳＴＯ３上り前に実行されるべき命令の主記憶オペ
ランドの参照が、ＷＡＩＴ命令より後で実行されるべき
命令の主記憶オペランドの参照よりも早く行われるよう
に制御するものである。このため、ＰＯＳＴＯ３上ＷＡ
ＩＴ命令にはさまれた命令の主記憶オペランドは、ベク
トルオペレーシッンのシリアライズの対象から除外され
る。

従来ベクトル命令とスカシ命令の各組み合わせでのシリ
アライズの保証は次のように行われている。

（１）ベクトル命令→ベクトル命令間のシリアライズ ＰＯＳＴ命令に先行するベクトルＬＯＡＤ命令の保証 一プライオリティがとれるまで。

・ＰＯＳＴ命令に先行するベクトル５ＴＯＲＥ命令の保
証 一プライオリティがとれるまで。

（２）スカラ命令→ベクトル命令間のシリアライズ・Ｐ
ＯＳＴ命令に先行するスカシＬＯＡＤ命令の保証 −もともと保証されている。

・ＰＯＳＴ命令に先行するスカシ５ＴＯＰＥ命令の保証 一プライオリティがとれるまで （ＳＵ−３ＴＯＲＥ−ＰＥＮＤ　ＩＮＧ）。

（３）ベクトル命令→スカラ命令間のシリアライズ・Ｐ
ＯＳＴ命令に先行するベクトルＬＯＡＤ命令の保証 一プライオリティがとれるまで。

・ＰＯＳＴ命令に先行するベクトル５ＴＯＲＥ命令の保
証 一スカラユニットＳＵへのバッファ・ インバリデーションが全てスカシユ ニットＳＵに反映されるまで。

次に上記（３）の具体例を、第８図および第９図を用い
て説明する。

第８図は、ＰＯＳＴ命令とＷＡＩＴ命令とを用いてシリ
アライズ制御を行う命令シーケンスの例を示したもので
、ＶＳＴはベクトル５ＴＯＲＥ命令、ＬＤはスカシのＬ
ＯＡＤ命令を表す。

第８図において、ＰＯＳＴの前にある■のＶＳＴが実行
完了するまでは、ＷＡＩＴの後にある■のＬＤは実行さ
れず、これらＶＳＴとＬＤとの間の主記憶参照順序は保
証される。しかし、　ＰＯＳＴとＷＡＩＴの間にある■
ないし■のＶＳＴについては、シリアライズ制御は行わ
れず、主記憶の参照順序は保証されない。

第９図は、第８図に示されている命令シーケンス（従来
のシリアライズ制御方式による）の処理フローを例示し
たものである。

この例では第７図のベクトルユニットＶＵにおいて、ベ
クトル命令管理部Ｖｉにより、第８図中の■ないし■の
ベクトル命令ＶＳＴは、２本のパイプラインを用いて第
９図に示すように順次２命令ずつ並列実行される。

■のＶＳＴが実行完了するまで、ベクトル命令管理部Ｖ
ｌは、ＰＯＳＴ命令に先行する命令が未完了であること
を示す信号ＰＯＳＴ−ＰＥＮＤ　ＩＮＧを出力し、■の
ＶＳＴの実行が完了すると。

ＰＯＳＴ　　ＰＥＮＤ　Ｉ　ＮＣ；をＯＦＦにする。

ベクトル命令管理部Ｖｉは、続いて■のＶＳＴまでの各
ベクトル命令が発信した後、ＷＡＩＴ命令を発信し、ス
カシユニットＳＵに対してＷＡＩＴ命令の発信を示すイ
ンタロツタ解除可能信号ＷＡＩＩＡＣＫを返す。

スカシユニットＳＵは、ベクトルユニットＶＵからのＷ
ＡＩＴ−ＡＣＫを検出すると、ＰＯＳＴＰＥＮＤＩＮＧ
がＯＦＦであることを確認して続く■のＬＯＡＤ命令Ｌ
命令光Ｄする。

（発明が解決しようとする課題〕 従来のシリアライズ制御方式では、ベクトル命令からス
カシ命令へのシリアライズに着目すると。

スカシユニットＳＵでは、ベクトルユニットＶＵからの
ＰＯＳＴ命令に先行するベクトル５ＴＯＲＥ命令が未完
了であることを示すＰＯＳＴ　　ＰＥＮＤｒＮＧ信号が
ＯＦＦになっても、さらにベクトルユニットｖＵからＷ
ＡＩＴ命令によるインタロック解除可能信号ＷＡＩＴ　
　ＡＣＫが送られてくるまでは、後続命令を発信するこ
とができなかった。

このため、ＰＯＳＴ命令とＷＡＩＴ命令との間にシリア
ライズとは関係のない命令を挿入してシリアライズにか
かるオーバヘッドの軽減を図ろうとしても、結局ＷＡＩ
Ｔ命令が発信されるまではＰＯＳＴ命令に後続する主記
憶アクセス命令のスタートが待たされるため、有効なも
のとはならなかった。

本発明は、ＰＯＳＴ命令／ＷＡＩＴ命令を用いたベクト
ル命令からスカラ命令へのシリアライズにおいて、スカ
ラユニットＳＵにおいてインタロックされているスカラ
命令の実行開始を早めてベクトル命令とスカラ命令の並
列実行の可能性を高めることを目的とする。

〔！１８を解決するための手段〕 本発明は、ベクトルユニットＶＵからスカラユニットＳ
Ｕへ返されるインタロック解除可能信号ＷＡＩＴ　　Ａ
ＣＫを、ベクトルユニットＶＵにおけるＷＡＩＴ命令発
信時にではなく、ベクトルユニットＶＵがスカラユニッ
トＳＵからＷＡＩＴ命令を受は取ったときとし、ただし
その時点で先行するＰＯＳＴ命令が全て発信済であるこ
とを条件に、ＷＡＩＴ　　ＡＣＫをスカラユニットＳＵ
に早期に戻せるようにしたものである。

このため、ベクトルユニットＶＵ内のベクトル命令管理
部に、入口でＷＡＩＴ命令を検出する手段と、命令未発
信でベクトル命令管理部内に滞留している全てのベクト
ル命令を対象に、有効なＰＯＳＴ命令を迅速に検出する
手段が設けられる。

第１図は第７図の従来例システムを改良したものとして
示してあり１両図に共通な要素には同一参照番号が用い
られている。第１図中、１はスカラユニットＳＵ、２は
ベクトルユニットＶＵ、３はベクトル実行部ＶＸＵ、１
０は主記憶装置ＭＳＵ、１２はベクトル命令管理部Ｖｉ
、１４は記憶制御部ＭＣＵ、１５ないし１７はベクトル
命令管理部Ｖｉ内でベクトル命令を発信制御するための
フェッチ、プリデコード、スタートの各ステージ。

１Ｂないし２０はＰＯＳＴフラグＰＦであって各ステー
ジのベクトル命令が有効なＰＯＳＴ命令であるときＯＮ
が設定され他の場合はＯＦＦにされているもの、２１は
フェッチステージ１５へ入力されたベクトル命令がＷＡ
ＩＴ命令であるとき“１”を出力するＷＡＩＴ命令検出
手段、２２は各ステージのＰＯＳＴフラグ１８ないし２
０が全てＯＦＦのとき１″を出力するＰＯＳＴ命令検出
手段であって、各ステージのいずれにも有効なＰＯＳＴ
命令が存在しないことを検出するもの、２３はＡＮＤ回
路であってＷＡＩＴ命令検出手段２１およびＰＯＳＴ命
令検出手段２２がともに１１”を出力したとき、ＷＡＩ
Ｔ命令に先行する全てのＰＯＳＴ命令が発信済であるこ
とを示すインタロック解除可能を示す信号ＷＡＩＴ　　
ＡＣＫをスカラユニットＳＵへ出力するものである。

〔作用〕

第１図に示されている本発明の原理的構成による動作を
説明する。

スカラユニットＳＵは、プログラム中の順次の命令をフ
ェッチし、スカラ命令を実行するとともに、ベクトル命
令はベクトル実行部）ＶＵへ送出し処理を依鯨する。

ＰＯＳＴ命令およびＷＡＩＴ命令を用いたシリアライズ
は、スカラユニットＳＵとベクトルユニッ）ＶＵの双方
で制御される。ＰＯＳＴ命令とＷＡＩＴ命令は、スカラ
ユニットＳＵで熾別された後、ベクトルユニット■Ｕへ
送出される。

ここでスカラユニットＳＵは、ベクトルユニッ）ＶＵか
らＷＡＩＴ命令の発信を通知されると以後・の主記憶参
照スカラ命令にインタロックをかけ、そしてベクトルユ
ニットＶＵからインタロック解除可能信号ＷＡＩＴ　　
ＡＣＫが返されるのを待つ。

ベクトルユニットＶＵのベクトル命令管理部ｖ目よ、ス
カラユニットＳＵから送られたベクトル命令やＰＯＳＴ
命令、ＷＡＩＴ命令などをフェッチステージ１５で受は
取り、命令の発信制御にしたがって、順次プリデコード
ステージ１６．スタートステージ１７へ転送する。ここ
でＰＯＳＴ命令がフェッチステージ１５に入力されたと
きには、そのステージのＰＯＳＴフラグＰＦをＯＮに設
定する。以後ＰＦの値は命令とともに順次のステージへ
転送される。

フェッチステージ１５に接続されているＷＡＩＴ命令検
出手段２１は、フェッチステージ１５にＷＡＩＴ命令が
入力されたことを検出すると、ＡＮＤ回路２３の一方の
入力に“ｌ”を出力する。

またＰＯＳＴ命令検出手段２２は、各ステージの全ての
ＰＯＳＴフラグＰＦがＯＦＦであるときＡＮＤ回路２３
の他方の入力に“１”を出力する。

ＡＮＤ回路２３は、２つの入力が１”であるとき出力が
“ｌ”となり、スカラユニットＳＵにインタロツタ解除
可能信号ＷＡＩＴ−ＡＣＫを通知する。またＰＯＳＴフ
ラグが１つでもＯＮであれば、ＷＡＩＴ命令がスタート
ステージ１７から発信される時点でＷＡＩＴ　　ＡＣＫ
を通知する。

つまり、ステージ１５にＷＡ　Ｉ　Ｔ命令が入力された
段階で先行するＰＯＳＴ命令が全て発信済となっていれ
ば直ちにＷＡＩＴ　　ＡＣＫがスカラユニットＳＵに返
される。しかし先行するＰＯＳＴ命令に未発信（ＰＦ−
ＯＮ）のものがあった場合には、従来方式と同様にＷＡ
ＩＴ命令も発信された時点で、ＷＡＩＴ　　ＡＣＫがス
カラユニットＳＵに返される。

このように、従来はベクトル命令管理部ＶｔがＷＡＩＴ
命令を発信した時点でＷＡＩＴ　　ＡＣＫをスカラユニ
ットＳＵに返していたのにくらべると１本発明ではスカ
ラユニッ）ＳＵがＷＡＩＴ−ＡＣＫを受は取るタイミン
グが早まるので、スカラユニットＳＵにおける後続の主
記憶参照スカラ命令のインクロックを早期に解除して、
ベクトルユニット■Ｕにおけるベクトル命令と並列実行
化させることが可能となる。

第２図は、第８図の命令シーケンスを本発明方式で実行
した場合の処理フローを示す、第９図の従来方式による
処理フローとくらべると判るように、ＷＡＩＴ　　ＡＣ
Ｋの生成とスカラユニットＳＵにおける命令ＬＤの実行
のタイミングは大幅に早期化される。

〔実施例〕

第３図は本発明の１実施例システムの要部構成図である
。

第３図において、１はスカラユニットＳＵ、２はベクト
ルユニットＶＵ、１２はベクトル命令管理部Ｖｉ、１４
は記憶制御部ＭＣＵであり、第１図に示されている構成
と同じである。

そしてスカラユニットＳＵ内のＢｕｆｆｅｒは、主記憶
アクセスデータのバッファであり、ＷＡＩＴＢ　ｕｓｙ
およびＷ　Ａ　Ｉ　Ｔ　＋　Ｐ　ｅｎｄｉｎｇはそれぞ
れラッチである。また記憶制御部ＭＣＵ１４内のＢｉＡ
Ｓは、ベクトル５ＴＯＲＥ命令が更新した主記憶アドレ
スをパンファインバリデーションのために保持しておく
スタックであり、このアドレスは後にＳＵのＢｕｆｆｅ
ｒに反映され、該当するアドレスのデータが無効化され
る。

次に第３図のブロック間に矢線で示される信号■ないし
■について説明する。

■ニジリアライズ起動信号（Ｖｉ−４ＭＣＵ）−Ｐ　Ｏ
Ｓ　Ｔ命令に先行するすべての５ＴＯＲＥ命令が、すべ
てＢｉＡＳに入ったことが保証できるタイミングで、ｖ
ｉからＭＣＵに送る。

■：ＢｉＡＳ　　ＡＣＫ信号（ＭＣＵ→Ｖｉ）−シリア
ライズ起動信号によりシリアライズを起動されてから、
ＢＩＡＳが空になるまでＯＮとなる。

■：　Ｐ　ＯＳ　Ｔ　　Ｐｅｎｄｉｎｇ信号（Ｖｌ−，
５Ｕ）−ＰＯＳＴ命令の発信でＯＮとなる。ＰＯＳＴ命
令に先行するすべての５ＴＯＲＥ命令にょるＢＩＡＳが
空になり、がっＰＯＳＴ命令に先行するすべての５ＴＯ
ＲＥ命令のプライオリティがとれるとＯＦＦになる。

■ニジリアライズ終了信号（ＭＣＵ→５Ｕ）−ＢＩＡＳ
が空になったところで、ＭＣＵからＳＵに送る。ＳＵで
は、この信号により、バッファインバリデーションＢｉ
（バッファ無効化）を行う、またその期間、ＣＰＵＡＣ
ＫをＩＮＨＩＢＩＴする（図示省略）。

■：ＷＡＩＴ　　ＡＣＫ信号（Ｖｌ−＋５Ｕ）−ＷＡＩ
Ｔ命令の発信でＯＮとなる。ＳＵでは。

この信号の後ＰＯＳＴ　　Ｐｅｎｄｉｎｇ信号がＯＦＦ
になるまで、命令をインタロックとする。

第４図にベクトル命令管理部Ｖｉの１実施例構成を示す
。

第４図において、２４はフェッチステージＶＦＳＲ，２
５はプリデコードステージＶＰＳＲ。

２６はスタートステージＶＱＳＲ，２７および２８は先
行ステージが詰まっているとき命令を一時保持するキュ
ースタック、２９はアクセスパイプラインを制御する命
令実行管理ステージ、３０はＷＡＩＴ命令を検出するデ
コーダ、３１は各ステージおよびキュースタックのＰＯ
ＳＴフラグ（ＰＦで表されている）が全てＯＦＦである
とき′１”を出力するＮＯＲ回路、３２はデコーダ３０
からのＷＡＩＴ命令検出信号とＮＯＲ回路３１からの全
ＰＯＳＴフラグがＯＦＦであることを示す信号との一致
をとりＷＡＩＴ　　ＡＣＫ信号を出力するＡＮＤ回路で
ある。

次に第５図および第６図を用いて、シリアライズ制御ｎ
の具体例を説明する。

第５図および第６図の各々において、中央に示す一点鎖
線を境にして１上段はスカラユニットＳＵの制御シーケ
ンス、下段はベクトルユニットｖＵの制御シーケンスを
表している。

第５図において、ＳＵ内のパイプラインでは。

ＷＡＩＴ命令が４フローを使用して処理される。

ＷＡＩＴ命令に続いて主記憶参照スカラ命令が処理され
る。

なおフロー中のり、Ａ、Ｔ、Ｂ、Ｅ、Ｗはパイプライン
のサイクル（あるいはステージ）を表し。

Ｄはデコード、Ａはオペランドアドレスの生成。

Ｔはアドレス変換、Ｂはオペランドのバッファアクセス
、Ｅは演算、Ｗは結果の書き込みである。

ＳＵでは、ＷＡＩＴ命令の第４フロー中のＡリリース信
号ＡｒｅｌのタイミングでＷＡＩＴ　　ＢｕｓｙをＯＮ
にセットし、ＶＵから（７）ＷＡＩＴ　　ＡＣＫにより
リセットする。

ＶＵからＷＡＩＴ−ＡＣＫが出力されたとき同時にＰ　
ＯＳ　Ｔ　　Ｐ　ｅｎｄｉｎｇも出力されていれば、第
６図に示すようにＳＵ内のＷ　Ａ　Ｉ　Ｔ　　Ｐ　ｅｎ
ｄｉｎｇをＯＮにセットする。このＷ　Ａ　Ｉ　Ｔ　　
Ｐ　ｅｎｄｉｎｇは。

ＶＵからのＰ　ＯＳ　Ｔ　　ＰｅｎｄｉｎｇがＯＦＦに
なったときリセットする。

ＳＵの主記憶参照スカラ命令は、ＷＡＩＴ−Ｂ　ｕｓｙ
あるいはＷ　Ａ　Ｉ　Ｔ　　Ｐ　ｅｎｄｉｎｇがＯＮの
とき第１フローのＡステートでインタロックされる。

そしてＶｔＪからＷＡＩＴ　　ＡＣＫが送られ、ＰＯＳ
Ｔ　　Ｐ　ｅｎｄｉｎｇがＯＦＦとなればインタロ・ン
クを解除できる。

ＶＵでは、ＷＡＩＴ命令に先行するＰＯＳＴ命令による
Ｐ　ＯＳ　Ｔ　　ＰｅｎｄｉｎｇがＳＬＩに反映される
タイミングになってから、ＳＵにＷＡＩＩＡＣＫを送る
。ＶＵ内（Ｆ）ＶＦＳＲ，ＶＰＳＲ，ＶＱＳＲは、第４
図中に示されている該当ステージのタイミングを示して
いる。

（発明の効果） 本発明によれば、スカラユニットＳＵは、ＷＡＩＴ命令
による後続の主記憶参照スカラ命令のインタロックを、
ベクトルユニットＶＵにおけるＷＡＩＴ命令の発信を待
たずに解除可能となるため。

その後続スカラ命令の実行を早めることができシステム
の並列処理性能を向上させることができ

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明のシリ
アライズ制御方式の処理フロー図、第３図は本発明の１
実施例システムの構成図、第４図は第３図中のベクトル
命令管理部の実施例構成図第５図および第６図は本発明
実施例によるシリアライズ制御′Ｂの処理フロー図、第
７図は従来の科学技術用計算機システムの構成図、第８
図はＰｏ５Ｔ／ＷＡ　Ｉ　Ｔを用いてシリアライズを行
った命令シーケンス例の説明図、第９図は従来のシリア
ライズ制御方式の処理フロー図である。 第１図中。 １ニスカラユニツトＳＵ ２：ベクトルユニットＶＵ １０：主記憶装置ＭＳＵ １２：ベクトル命令管理部Ｖ１ １４：記憶制御部ＭＣＵ １５：フェッチステージ １６：プリデコードステージ １７：スタートステージ １８〜２０：Ｐｏ５ＴフラグＰＦ ２１：ＷＡＩＴ命令検出手段 ２２　：　ＰＯＳＴ命令検出手段 ２３：ＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 スカラ命令を処理する１つないし複数のスカラユニット
   （１）と、これらのスカラユニット（１）から送られる
   ベクトル命令を処理するベクトルユニット（２）と、主
   記憶装置（１０）とを備え、ＰＯＳＴ命令とＷＡＩＴ命
   令によりシリアライズ制御を行う情報処理システムにお
   いて、 ベクトルユニット（２）のベクトル命令管理部（１２）
   内に、入口のステージ（１５）でＷＡＩＴ命令を検出す
   る手段（２１）と、各ステージ（１５〜１７）で有効な
   ＰＯＳＴ命令を検出する（１８〜２０）手段とを設け、
   ＷＡＩＴ命令が入力された時点で先行するすべてのＰＯ
   ＳＴ命令が発信したことを認識したなら、ＷＡＩＴ命令
   の発信を待たずにスカラユニットにＷＡＩＴ命令が発信
   したことを示す信号を返すことを特徴とする命令実行の
   シリアライズ制御方式。