JPH0281476A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0281476A JPH0281476A JP63233110A JP23311088A JPH0281476A JP H0281476 A JPH0281476 A JP H0281476A JP 63233110 A JP63233110 A JP 63233110A JP 23311088 A JP23311088 A JP 23311088A JP H0281476 A JPH0281476 A JP H0281476A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、第−導電形のドレイン領域の表面部に第二導
電形のベース層を有し、ベース層にはドレイン領域との
間にチャネル形成領域をはさむ高不純物濃度の第−導電
形のソース層およびそのソース層のドレイン領域より遠
い側に高不純物濃度のベース層を有し、チャネル形成領
域上にはゲート絶縁膜を介してゲート電極とソース層お
よび高不純物濃度ベース層に接触するソース電極とを備
えた電力用縦型ＭＯＳ Ｆ ＥＴや絶縁ゲート型バイポ
ーラトランジスタなどのＭＯ３Ｏ３型半導体装置する。
電形のベース層を有し、ベース層にはドレイン領域との
間にチャネル形成領域をはさむ高不純物濃度の第−導電
形のソース層およびそのソース層のドレイン領域より遠
い側に高不純物濃度のベース層を有し、チャネル形成領
域上にはゲート絶縁膜を介してゲート電極とソース層お
よび高不純物濃度ベース層に接触するソース電極とを備
えた電力用縦型ＭＯＳ Ｆ ＥＴや絶縁ゲート型バイポ
ーラトランジスタなどのＭＯ３Ｏ３型半導体装置する。
ご従来の技術〕
ＭＯ３型半導体装置には、単一キャリアのみを利用する
電力用ＭＯ３ＦＥＴと、電子と正孔の２種のキャリアに
よる電導度変調を利用する絶縁ゲート型バイポーラトラ
ンジスタ （ＩＧＢＴ）がある。
電力用ＭＯ３ＦＥＴと、電子と正孔の２種のキャリアに
よる電導度変調を利用する絶縁ゲート型バイポーラトラ
ンジスタ （ＩＧＢＴ）がある。
１！１ｍゲート型バイポーラトランジスタは、低いオン
抵抗と電力用ＭＯＳ Ｆ ＥＴの高速性を結び付けたも
のとして着目されているが、その基本構成は第２図に示
すとおりで、構造的には縦型ＭＯ３ＦＥＴのドレイン領
域となるＮ゛層をＰ゛層に置き換えたものということが
できる。すなわち、Ｐ゛基板１ （ドレイン）の上に低
不純物濃度のＮ−層２ （ベース）を形成し、この表面
部に選択的に２層３を、さらにこの表面部に選択的にＮ
″眉４ソース）を形成し、ＰＩｌ１３のＮ−層２とＮ゛
層４挟まれた表面領域をチャネル領域として、この上に
ゲート絶縁ＷＡ５を介してゲート９１６を形成する。そ
して、ＰＩ！Ｉ （チャネル！ｌ）３とＮ゛層４また
がってソース１を極７を設け、ドレイン側にドレイン電
極８を設ける。ソース電極７の接触する部分にはｐＨ３
より深いＰ°ベース層９を形成する。
抵抗と電力用ＭＯＳ Ｆ ＥＴの高速性を結び付けたも
のとして着目されているが、その基本構成は第２図に示
すとおりで、構造的には縦型ＭＯ３ＦＥＴのドレイン領
域となるＮ゛層をＰ゛層に置き換えたものということが
できる。すなわち、Ｐ゛基板１ （ドレイン）の上に低
不純物濃度のＮ−層２ （ベース）を形成し、この表面
部に選択的に２層３を、さらにこの表面部に選択的にＮ
″眉４ソース）を形成し、ＰＩｌ１３のＮ−層２とＮ゛
層４挟まれた表面領域をチャネル領域として、この上に
ゲート絶縁ＷＡ５を介してゲート９１６を形成する。そ
して、ＰＩ！Ｉ （チャネル！ｌ）３とＮ゛層４また
がってソース１を極７を設け、ドレイン側にドレイン電
極８を設ける。ソース電極７の接触する部分にはｐＨ３
より深いＰ°ベース層９を形成する。
この素子はスイッチングスピードを速めるために通常の
ライフタイムキラーを導入するが、金のようにシリコン
原子と置換してアクセプタとして働くキラーの場合、絶
縁膜付近に偏析してＮ−基板２のドナー濃度を下げるた
めに、ドレイン電圧■。が一定値に達するまではオンし
なかったり、オン電圧が極端に大きくなるなどの異常を
ひき起こす、第３図＋ａｌ、（ｂｌはこの状態を示し、
（ｂｌはｆ８＋のＸ−Ｘ線に沿っての断面における電位
分布を示す。
ライフタイムキラーを導入するが、金のようにシリコン
原子と置換してアクセプタとして働くキラーの場合、絶
縁膜付近に偏析してＮ−基板２のドナー濃度を下げるた
めに、ドレイン電圧■。が一定値に達するまではオンし
なかったり、オン電圧が極端に大きくなるなどの異常を
ひき起こす、第３図＋ａｌ、（ｂｌはこの状態を示し、
（ｂｌはｆ８＋のＸ−Ｘ線に沿っての断面における電位
分布を示す。
図ｔａ＋のように低不純物濃度のＰ−層２１が形成され
ているために、図（ｂｌに線３１によって示すようにＢ
点付近に電位の井戸が生じ、■、が上昇してもＡ点の電
位はＭ１３２へとわずかしか上昇せずチャネル電流が流
れないからである。また隣り合うセル間の間隔が狭くな
るとＮ基板と隣り合う二つのＰ層で構成するＪＦＥＴ
（接合型ＦＥＴ）が容易にピンチオフしてしまうため
オン電圧が極端に大きくなる。同様な問題は縦型ＭＯ３
ＦＥＴにおいても生ずる。
ているために、図（ｂｌに線３１によって示すようにＢ
点付近に電位の井戸が生じ、■、が上昇してもＡ点の電
位はＭ１３２へとわずかしか上昇せずチャネル電流が流
れないからである。また隣り合うセル間の間隔が狭くな
るとＮ基板と隣り合う二つのＰ層で構成するＪＦＥＴ
（接合型ＦＥＴ）が容易にピンチオフしてしまうため
オン電圧が極端に大きくなる。同様な問題は縦型ＭＯ３
ＦＥＴにおいても生ずる。
本発明の課題は、上記のように金などのライフタイムキ
ラーを導入した場合のＮヘース層のチャネル領域に接す
る表面層がＰ転することによるターンオン異常１オン電
圧異常を防止したＭＯ３型半導体装置を提供することに
ある。
ラーを導入した場合のＮヘース層のチャネル領域に接す
る表面層がＰ転することによるターンオン異常１オン電
圧異常を防止したＭＯ３型半導体装置を提供することに
ある。
上記の課題の解決のために、本発明は、少なくとも、低
不純物濃度のＮ形の第−領域と、第一領域表面部に選択
的に形成されたＰ形の第三領域と、第二領域表面部に選
択的に形成された高不純物１廣でＮ形の第三領域とを有
し、第三領域と第一領域の間の第二領域をチャネル領域
として対向するチャネル領域上にわたって絶ｔ！ Ｍを
介してゲート電極が設けられ、一つの主電橋が第二領域
および第三領域の表面に共通に接触するＭＯ３型半導体
装置において、対向するチャネル領域の間の第一領域の
表面層がその層より下の第一？ｉｎ城の不純物濃度より
高く、５×１０”’／ｃｃ以下の不純物濃度をもつＮ形
の層であるものとする。
不純物濃度のＮ形の第−領域と、第一領域表面部に選択
的に形成されたＰ形の第三領域と、第二領域表面部に選
択的に形成された高不純物１廣でＮ形の第三領域とを有
し、第三領域と第一領域の間の第二領域をチャネル領域
として対向するチャネル領域上にわたって絶ｔ！ Ｍを
介してゲート電極が設けられ、一つの主電橋が第二領域
および第三領域の表面に共通に接触するＭＯ３型半導体
装置において、対向するチャネル領域の間の第一領域の
表面層がその層より下の第一？ｉｎ城の不純物濃度より
高く、５×１０”’／ｃｃ以下の不純物濃度をもつＮ形
の層であるものとする。
Ｎ形第−領域の表面層が高い不純物２１度をもつことに
より、アクセプタ的なライフタイムキラーにより表面に
Ｐ−Ｊｉが形成されるのを防ぐ、ごの作用は絶縁ゲート
型バイポーラ１ランジスタでも縦型ＭＯ３ＦＥＴでも同
様で、ターンオフ異心オン電圧異常を防ぐことができる
。なお５ Ｘ Ｉ Ｑ Ｉ Ｌ／ｃｃ以上のＮＮとする
と、Ｎ層形成の際不純物の横方向拡散によりチャネル領
域が狭くなるので望ましくない。
より、アクセプタ的なライフタイムキラーにより表面に
Ｐ−Ｊｉが形成されるのを防ぐ、ごの作用は絶縁ゲート
型バイポーラ１ランジスタでも縦型ＭＯ３ＦＥＴでも同
様で、ターンオフ異心オン電圧異常を防ぐことができる
。なお５ Ｘ Ｉ Ｑ Ｉ Ｌ／ｃｃ以上のＮＮとする
と、Ｎ層形成の際不純物の横方向拡散によりチャネル領
域が狭くなるので望ましくない。
第１図は絶縁ゲート型バイポーラトランジスタにおける
本発明の一実施例を示し、第２図と共通の部分には同一
の符号が付されている０図から明らかなように、ゲート
電極６の下のゲート絶縁膜５の下には、Ｎ−ベース層２
の表面部にＮ層１０が付加されている。このＮ層１０は
Ｎ−層２より不純物１度が高く、５ Ｘ １０■３／
ｃｃの濃度を有する。この層はＮ−Ｎ２の表面部に選択
的に形成してもよいが、例えばＰ″基板上にエピタキシ
ャル法で形成されたＮ−層２の上に不純物を濃くしたエ
ピタキシャル層として形成するか、あるいはＮ−Ｊｌの
表面部に全面に拡散により形成してもよい、Ｐ゛層１２
層３．Ｎ゛層４そのあとから形成する際には、このＮ層
１０の不純物濃度が著しく高くないため特に支障はない
。
本発明の一実施例を示し、第２図と共通の部分には同一
の符号が付されている０図から明らかなように、ゲート
電極６の下のゲート絶縁膜５の下には、Ｎ−ベース層２
の表面部にＮ層１０が付加されている。このＮ層１０は
Ｎ−層２より不純物１度が高く、５ Ｘ １０■３／
ｃｃの濃度を有する。この層はＮ−Ｎ２の表面部に選択
的に形成してもよいが、例えばＰ″基板上にエピタキシ
ャル法で形成されたＮ−層２の上に不純物を濃くしたエ
ピタキシャル層として形成するか、あるいはＮ−Ｊｌの
表面部に全面に拡散により形成してもよい、Ｐ゛層１２
層３．Ｎ゛層４そのあとから形成する際には、このＮ層
１０の不純物濃度が著しく高くないため特に支障はない
。
第４図は縦型ＭＯ３ＦＥＴにおける本発明の別の実施例
を示し、第１図におけるＰ゛基板１の代わりにＮ・基板
１１を用いた他は絶縁ゲート型バイポーラトランジスタ
と同様である。
を示し、第１図におけるＰ゛基板１の代わりにＮ・基板
１１を用いた他は絶縁ゲート型バイポーラトランジスタ
と同様である。
本発明によれば、絶縁ゲート型バイポーラトランジスタ
や縦型Ｍ ＯＳ Ｉｉ’ Ｅ ＴのようなＭＯ３型半導
体装！の高速化のために金などのライフタイムキラーを
導入するとき、ライフタイムキラーがアクセプタとして
働き、Ｎ−ベース層あるいはＮ−ドレイン層の表面層を
Ｐ転するのを防止するため、対向するチャネル領域間の
絶縁膜下の表面層を予めＮ−層より不純物濃度の高い層
としておく。これにより、Ｐ転によるターンオン異常、
オン電圧異常を防止することができる。
や縦型Ｍ ＯＳ Ｉｉ’ Ｅ ＴのようなＭＯ３型半導
体装！の高速化のために金などのライフタイムキラーを
導入するとき、ライフタイムキラーがアクセプタとして
働き、Ｎ−ベース層あるいはＮ−ドレイン層の表面層を
Ｐ転するのを防止するため、対向するチャネル領域間の
絶縁膜下の表面層を予めＮ−層より不純物濃度の高い層
としておく。これにより、Ｐ転によるターンオン異常、
オン電圧異常を防止することができる。
第１図は本発明の一実施例の絶縁ゲート型バイポーラト
ランジスタの要部断面図、第２図は従来の絶縁ゲート型
バイポーラトランジスタの要部断面図、第３図は第２図
のトランジスタにおける問題点の説明図で、ｆａｔは要
部断面図、ｌ′ｂ）は（ａｌのＸ−ＸｖＡに沿った断面
での電位分布図、第４図は本発明の別の実施例の縦型Ｍ
ＯＳ Ｆ Ｅ Ｔの要部断面図である。 １：Ｐｏ ドレイン層、ｌｌ：Ｎ” ドレイン層、２
：ベース層、３：チャネル層、４：ソース層、５：ゲー
トへ色録膜、６：ゲート電極、７：ソース第１１ （Ｑ） （ｂ） 第３図 第４因 第２図
ランジスタの要部断面図、第２図は従来の絶縁ゲート型
バイポーラトランジスタの要部断面図、第３図は第２図
のトランジスタにおける問題点の説明図で、ｆａｔは要
部断面図、ｌ′ｂ）は（ａｌのＸ−ＸｖＡに沿った断面
での電位分布図、第４図は本発明の別の実施例の縦型Ｍ
ＯＳ Ｆ Ｅ Ｔの要部断面図である。 １：Ｐｏ ドレイン層、ｌｌ：Ｎ” ドレイン層、２
：ベース層、３：チャネル層、４：ソース層、５：ゲー
トへ色録膜、６：ゲート電極、７：ソース第１１ （Ｑ） （ｂ） 第３図 第４因 第２図
Claims (1)
- １）少なくとも、低不純物濃度のＮ形の第一領域と、第
一領域表面部に選択的に形成されたＰ形の第二領域と、
第二領域表面部に選択的に形成された高不純物濃度でＮ
形の第三領域とを有し、第三領域と第一領域の間の第二
領域をチャネル領域として対向するチャネル領域上にわ
たって絶縁膜を介してゲート電極が設けられ、一つの主
電極が第二領域および第三領域の表面に共通に接触する
ものにおいて、対向するチャネル領域の間の第一領域の
表面層がその層より下の第一領域の不純物濃度より高く
、５×１０＾１＾４／ｃｃ以下の不純物濃度をもつＮ形
の層であることを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233110A JP2768362B2 (ja) | 1988-09-17 | 1988-09-17 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233110A JP2768362B2 (ja) | 1988-09-17 | 1988-09-17 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281476A true JPH0281476A (ja) | 1990-03-22 |
| JP2768362B2 JP2768362B2 (ja) | 1998-06-25 |
Family
ID=16949927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233110A Expired - Lifetime JP2768362B2 (ja) | 1988-09-17 | 1988-09-17 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768362B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012545A1 (fr) * | 1991-12-09 | 1993-06-24 | Nippondenso Co. Ltd. | Dispositif a semiconducteur a grille isolee verticale et procede pour sa fabrication |
| EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122175A (ja) * | 1986-08-22 | 1987-06-03 | Nec Corp | 半導体装置 |
-
1988
- 1988-09-17 JP JP63233110A patent/JP2768362B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122175A (ja) * | 1986-08-22 | 1987-06-03 | Nec Corp | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012545A1 (fr) * | 1991-12-09 | 1993-06-24 | Nippondenso Co. Ltd. | Dispositif a semiconducteur a grille isolee verticale et procede pour sa fabrication |
| US5545908A (en) * | 1991-12-09 | 1996-08-13 | Nippondenso Co., Ltd. | Vertical type insulated-gate semiconductor device |
| EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| JP2006237553A (ja) * | 2004-09-02 | 2006-09-07 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768362B2 (ja) | 1998-06-25 |
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Legal Events
| Date | Code | Title | Description |
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