JPH04125972A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
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- JPH04125972A JPH04125972A JP2246561A JP24656190A JPH04125972A JP H04125972 A JPH04125972 A JP H04125972A JP 2246561 A JP2246561 A JP 2246561A JP 24656190 A JP24656190 A JP 24656190A JP H04125972 A JPH04125972 A JP H04125972A
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- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/149—Source or drain regions of field-effect devices
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- H10D64/411—Gate electrodes for field-effect devices for FETs
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- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の表面層に設けられた逆導電型の
領域の一部に表面上にゲート絶縁膜を会して設けられた
ゲートへの電圧印加によりチャネルを形成してその逆導
電型の領域に接触する主電極から基板本来の領域に流れ
込む電流を制御するＭＯＳ型半導体素子およびその製造
方法に関する。
領域の一部に表面上にゲート絶縁膜を会して設けられた
ゲートへの電圧印加によりチャネルを形成してその逆導
電型の領域に接触する主電極から基板本来の領域に流れ
込む電流を制御するＭＯＳ型半導体素子およびその製造
方法に関する。
主電極に流れる電流を、主電極を囲んで設けられたゲー
トへの電圧印加により制御するＭＯＳ型半導体素子とし
ては電力用ＭＯＳ Ｆ ＥＴあるいは絶縁ゲートバイポ
ーラトランジスタ （ＩＧＥＴ）などがある、このよう
な素子のオン抵抗を低減させるには、主表面上において
主電極を囲むゲートの面積の比率をゲートのない部分に
くらベテ高（することにより、基板本来の領域とチャネ
ルの形成される逆導電型の領域との間の接合によるＪ−
ＦＥＴ効果を減少せしめる方法１．あるいはゲート下部
の半導体基板の表面層の不純物濃度を高くして抵抗を下
げ同時にＪ−ＦＥＴ効果を減少させる方法がある。第２
図はそのような表面層の不純物濃度を高めたＭＯＳＦＥ
Ｔを示す０図において、ｎ−シリコン基板１の表面層に
はｐ型チャネル領域２が間隔を介して形成され、その中
央にｐ゛ウェル領域３、また外周に近い所に環状のｎ゛
ソース領域４が形成されている。そして、チャネル領域
２のｎ０ソース謂域４とｎ−層１の間にｎチャネルを形
成するために、ゲート酸化膜５を介して多結晶シリコン
層６が形成され、ゲートとして働く、多結晶シリコン層
６は平面図ｉａ＋に示すようにｎ４ソース領域４をとり
囲んでいる。そして、ｐ゛ウユル領域３およびｎ゛ソー
ス謂域４に共通にＭ−３ｔ合金よりなるソース電極７が
多結晶シリコン層との絶縁のためのＰＳＧ膜８に明けら
れたコンタクトホール８１で接触している。ｎ″基板１
の表面にはドナー不純物が低不純物濃度で拡散され、第
２図−）の点線より上の表面層に０層１１が形成されて
いる。
トへの電圧印加により制御するＭＯＳ型半導体素子とし
ては電力用ＭＯＳ Ｆ ＥＴあるいは絶縁ゲートバイポ
ーラトランジスタ （ＩＧＥＴ）などがある、このよう
な素子のオン抵抗を低減させるには、主表面上において
主電極を囲むゲートの面積の比率をゲートのない部分に
くらベテ高（することにより、基板本来の領域とチャネ
ルの形成される逆導電型の領域との間の接合によるＪ−
ＦＥＴ効果を減少せしめる方法１．あるいはゲート下部
の半導体基板の表面層の不純物濃度を高くして抵抗を下
げ同時にＪ−ＦＥＴ効果を減少させる方法がある。第２
図はそのような表面層の不純物濃度を高めたＭＯＳＦＥ
Ｔを示す０図において、ｎ−シリコン基板１の表面層に
はｐ型チャネル領域２が間隔を介して形成され、その中
央にｐ゛ウェル領域３、また外周に近い所に環状のｎ゛
ソース領域４が形成されている。そして、チャネル領域
２のｎ０ソース謂域４とｎ−層１の間にｎチャネルを形
成するために、ゲート酸化膜５を介して多結晶シリコン
層６が形成され、ゲートとして働く、多結晶シリコン層
６は平面図ｉａ＋に示すようにｎ４ソース領域４をとり
囲んでいる。そして、ｐ゛ウユル領域３およびｎ゛ソー
ス謂域４に共通にＭ−３ｔ合金よりなるソース電極７が
多結晶シリコン層との絶縁のためのＰＳＧ膜８に明けら
れたコンタクトホール８１で接触している。ｎ″基板１
の表面にはドナー不純物が低不純物濃度で拡散され、第
２図−）の点線より上の表面層に０層１１が形成されて
いる。
また、オフ時のスイッチング速度を速くするためにゲー
ト・ドレイン間のゲート容量を小さくするには、ゲート
面積を小さくする方法、ゲート酸化膜の全部あるいは一
部を厚くする方法あるいは半導体基板表面に基板と逆の
導電型にする働きをもつ不純物を拡散させる方法などが
ある。第３図はゲート酸化膜の一部を厚くしたＭＯＳＦ
ＥＴを示し、第２図と共通の部分には同一の符号が付さ
れているが、図より明らかなようにゲート酸化膜５の一
部５１は厚くされている。平面図の第３図ｆａｌではこ
の厚い部分５１の境界が点線で示されている。
ト・ドレイン間のゲート容量を小さくするには、ゲート
面積を小さくする方法、ゲート酸化膜の全部あるいは一
部を厚くする方法あるいは半導体基板表面に基板と逆の
導電型にする働きをもつ不純物を拡散させる方法などが
ある。第３図はゲート酸化膜の一部を厚くしたＭＯＳＦ
ＥＴを示し、第２図と共通の部分には同一の符号が付さ
れているが、図より明らかなようにゲート酸化膜５の一
部５１は厚くされている。平面図の第３図ｆａｌではこ
の厚い部分５１の境界が点線で示されている。
オン抵抗を低減させるためにセル寸法を変更し、ｐ領域
２およびｎ°ソース碩域４の面積に比して多結晶シリコ
ン層の面積の比率を高くしても、低減には限度があり、
ｐ ９１ｉ域２とｎ−層Ｉの間の空乏層が広がりにくく
なって耐圧の低下という現象も発生してくる。第２図に
示した低不純物濃度の拡散層１１を形成する方法は、ド
ープしすぎると耐圧の低下やその他の特性を悪化させて
しまうほか、ゲート下部の半導体基板表面の不純物濃度
を上げてしまうためにゲート容量が増加してしまうとい
う問題がある。
２およびｎ°ソース碩域４の面積に比して多結晶シリコ
ン層の面積の比率を高くしても、低減には限度があり、
ｐ ９１ｉ域２とｎ−層Ｉの間の空乏層が広がりにくく
なって耐圧の低下という現象も発生してくる。第２図に
示した低不純物濃度の拡散層１１を形成する方法は、ド
ープしすぎると耐圧の低下やその他の特性を悪化させて
しまうほか、ゲート下部の半導体基板表面の不純物濃度
を上げてしまうためにゲート容量が増加してしまうとい
う問題がある。
ゲート容量を低減させるために、第３図に示したように
ゲート酸化膜５の一部を厚くする方法は、その厚い酸化
膜５１の幅が広いとフィールドプレート効果がなくなり
で耐圧が低下する問題がある。
ゲート酸化膜５の一部を厚くする方法は、その厚い酸化
膜５１の幅が広いとフィールドプレート効果がなくなり
で耐圧が低下する問題がある。
それ以外の方法は容量は低減できるが、オン抵抗やしき
い値電圧などの電気特性が変化してしまう問題がある。
い値電圧などの電気特性が変化してしまう問題がある。
本発明の目的は、これらの問題を解決し、耐圧を低下さ
せることなくオン抵抗を小さくし、ケート容量を低減さ
せたＭＯＳ型半導体素子およびその製造方法を提供する
ことにある。
せることなくオン抵抗を小さくし、ケート容量を低減さ
せたＭＯＳ型半導体素子およびその製造方法を提供する
ことにある。
（課題を解決するための手段〕
上記の目的を達成するために、本発明は、第一導電型の
半導体基板の表面層に複数の第二導電型のチャネル領域
が設けられ、半導体基板の表面上にゲート絶縁膜を介し
てチャネル領域相互の中間の部分上からチャネル領域の
周辺部上に延びるゲートを備えたＭＯＳ型半導体素子に
おいて、半導体基板のチャネル領域を囲む表面層のチャ
ネル領域に隣接した限られた領域に第一導電型で基板よ
り不純物濃度の高い層が形成されたものとする。
半導体基板の表面層に複数の第二導電型のチャネル領域
が設けられ、半導体基板の表面上にゲート絶縁膜を介し
てチャネル領域相互の中間の部分上からチャネル領域の
周辺部上に延びるゲートを備えたＭＯＳ型半導体素子に
おいて、半導体基板のチャネル領域を囲む表面層のチャ
ネル領域に隣接した限られた領域に第一導電型で基板よ
り不純物濃度の高い層が形成されたものとする。
あるいは半導体基板のチャネル領域を囲む表面に近く表
面よりやや離れた層のチャネル領域に隣接した限られた
領域に第一導電型で基板より不純物濃度の高い層が形成
されたものとする。また、そのような半導体素子のゲー
ト絶縁膜がチャネル領域相互の中間上に位置する部分で
厚くされたものとする。そして、そのゲート絶縁膜の厚
い部分と薄い部分の間に傾斜面が形成されることがを効
である。その傾斜面の傾斜角が１５〜４０°であること
が望ましい、また、本発明のＭＯ５型半導体素子の製造
方法は、第一導電型の半導体基板の表面層に複数の第二
導電型のチャネル領域を形成する工程と、半導体基板の
表面上にそのチャネル領域相互間の中間部上からチャネ
ル領域の周辺部上まで延び、縁部に近い所定の幅の領域
より内側の領域では厚くされたゲート絶縁膜を形成する
工程と、そのゲート絶縁膜をマスクとしてゲート絶縁膜
の薄い領域のみを通して不純物を導入し、半導体基板の
表面層に半導体基板より不純物濃度の高い第一導電型の
層を形成する工程と、ゲート絶縁膜の上にゲートを積層
する工程を含むものとする。
面よりやや離れた層のチャネル領域に隣接した限られた
領域に第一導電型で基板より不純物濃度の高い層が形成
されたものとする。また、そのような半導体素子のゲー
ト絶縁膜がチャネル領域相互の中間上に位置する部分で
厚くされたものとする。そして、そのゲート絶縁膜の厚
い部分と薄い部分の間に傾斜面が形成されることがを効
である。その傾斜面の傾斜角が１５〜４０°であること
が望ましい、また、本発明のＭＯ５型半導体素子の製造
方法は、第一導電型の半導体基板の表面層に複数の第二
導電型のチャネル領域を形成する工程と、半導体基板の
表面上にそのチャネル領域相互間の中間部上からチャネ
ル領域の周辺部上まで延び、縁部に近い所定の幅の領域
より内側の領域では厚くされたゲート絶縁膜を形成する
工程と、そのゲート絶縁膜をマスクとしてゲート絶縁膜
の薄い領域のみを通して不純物を導入し、半導体基板の
表面層に半導体基板より不純物濃度の高い第一導電型の
層を形成する工程と、ゲート絶縁膜の上にゲートを積層
する工程を含むものとする。
半導体基板の表面層のチャネル領域を囲む限られた領域
のみに半導体基板より不純物濃度の高い同一導電型の層
を形成することにより、その高不純物濃度層による空乏
層容量の増加はほとんどなくなり、また、空乏層の広が
りが少なくなってＪ−ＦＥＴ効果が弱くなるので耐圧の
低下も起こらなく、オン抵抗が低減される。また、この
高不純物濃度を表面より少し離して形成した場合は、し
きい値電圧の低下も防ぐことができる。さらに、高不純
物濃度層によりオン抵抗を低減させたことにより、チャ
ネル領域間の寸法を小さくすることができるため、ゲー
ト絶縁膜の一部を厚くしてもフィールドプレート効果の
減退による耐圧の低下が起こらず、ゲート容量を小さく
することができる。そして厚い絶縁膜と薄い絶縁膜の境
界に傾斜面を形成することにより、電界の集中を防ぎ、
耐圧低下を防ぐことができる。ゲート酸化膜の厚い部分
は高不純物濃度表面層形成の際の不純物マスクとして働
き、この部分に高不純物濃度表面層が形成されないよう
にする。
のみに半導体基板より不純物濃度の高い同一導電型の層
を形成することにより、その高不純物濃度層による空乏
層容量の増加はほとんどなくなり、また、空乏層の広が
りが少なくなってＪ−ＦＥＴ効果が弱くなるので耐圧の
低下も起こらなく、オン抵抗が低減される。また、この
高不純物濃度を表面より少し離して形成した場合は、し
きい値電圧の低下も防ぐことができる。さらに、高不純
物濃度層によりオン抵抗を低減させたことにより、チャ
ネル領域間の寸法を小さくすることができるため、ゲー
ト絶縁膜の一部を厚くしてもフィールドプレート効果の
減退による耐圧の低下が起こらず、ゲート容量を小さく
することができる。そして厚い絶縁膜と薄い絶縁膜の境
界に傾斜面を形成することにより、電界の集中を防ぎ、
耐圧低下を防ぐことができる。ゲート酸化膜の厚い部分
は高不純物濃度表面層形成の際の不純物マスクとして働
き、この部分に高不純物濃度表面層が形成されないよう
にする。
〔実施例〕
第１図は本発明の一実施例を示し、以下の各図同様第２
図、第３図と共通の部分には同一の符号が付されている
。この場合は、第３図と同様、５００〜１２００人の厚
さのゲート酸化膜５の一部分５１は６０００人近くに厚
くされているが、そのほかにこのゲート酸化膜を通して
のドナー不純物ドープにより、薄い部分の下にのみソー
ス領域４よりも深く、ｐ゛ウェル領域３よりも浅い不純
物濃度１０１Ｓ〜１０”、、’Ｊの１層１１が形成され
ている。この１層１１によりオン抵抗は増加するが、領
域が限られているため、空乏層容量の増加はほとんどな
くなる。
図、第３図と共通の部分には同一の符号が付されている
。この場合は、第３図と同様、５００〜１２００人の厚
さのゲート酸化膜５の一部分５１は６０００人近くに厚
くされているが、そのほかにこのゲート酸化膜を通して
のドナー不純物ドープにより、薄い部分の下にのみソー
ス領域４よりも深く、ｐ゛ウェル領域３よりも浅い不純
物濃度１０１Ｓ〜１０”、、’Ｊの１層１１が形成され
ている。この１層１１によりオン抵抗は増加するが、領
域が限られているため、空乏層容量の増加はほとんどな
くなる。
第４図は別の実施例を示し、厚い酸化膜５１の周縁部に
エツチングを施し、１５〜４０°の角度のテーパ面５２
を形成して電界の集中を防いだものである。
エツチングを施し、１５〜４０°の角度のテーパ面５２
を形成して電界の集中を防いだものである。
第５図のさらに別の実施例では、一部厚くされたゲート
酸化膜５を通してのドナー不純物ドープにより形成した
１層１１の表面層にアクセプタ不純物をドープし、基板
１と同程度の不純物濃度のｎ層１２としたもので、ドナ
ー不純物ドープにより発生するしきい値電圧の低下を防
いだものである。
酸化膜５を通してのドナー不純物ドープにより形成した
１層１１の表面層にアクセプタ不純物をドープし、基板
１と同程度の不純物濃度のｎ層１２としたもので、ドナ
ー不純物ドープにより発生するしきい値電圧の低下を防
いだものである。
本発明によれば、チャネル領域を囲む限られた領域の半
導体基板表面層を基板と同一導電型で不純物濃度の高い
層にすることにより、耐圧の低下、ゲート容量の増加を
招（ことなく、オン抵抗を低減させることができ、さら
にこの高不純物濃度層を表面より少し離して形成した場
合はしきい値電圧の低下を防ぐこともできる。このよう
にオン抵抗を低減させることにより、ゲート酸化膜の一
部を厚くしてゲート容量の低減をはかることも可能であ
り、さらにその厚い部分をドープの際のマスクに利用す
ることにより、上記の限られた領域への高不純物濃度層
を容易に形成できる。また、ゲート酸化膜の薄い部分と
厚い部分の境界に、望ましくは１５〜４０°の角度の傾
斜面を形成することが耐圧低下の防止に有効である、
導体基板表面層を基板と同一導電型で不純物濃度の高い
層にすることにより、耐圧の低下、ゲート容量の増加を
招（ことなく、オン抵抗を低減させることができ、さら
にこの高不純物濃度層を表面より少し離して形成した場
合はしきい値電圧の低下を防ぐこともできる。このよう
にオン抵抗を低減させることにより、ゲート酸化膜の一
部を厚くしてゲート容量の低減をはかることも可能であ
り、さらにその厚い部分をドープの際のマスクに利用す
ることにより、上記の限られた領域への高不純物濃度層
を容易に形成できる。また、ゲート酸化膜の薄い部分と
厚い部分の境界に、望ましくは１５〜４０°の角度の傾
斜面を形成することが耐圧低下の防止に有効である、
第１図は本発明の一実施例のＭＯＳＦＥＴを示し、その
うち（ａｌは基板表面の平面図、Ｑ））は（ａｌのＡＡ
ｌ断面図、第２図、第３図はＭＯＳＦＥＴの二つの従来
例をそれぞれ示し、そのうちｆａｌは平面図、Ｑ）ｌは
［ａｌ （７） Ｂ −Ｂ ＊ オヨびｃ−ｃｗＡ断面
図、第４図、第５図は本発明の二つの異なる実施例のＭ
ＯＳＦＥＴの断面図である。 １：ｎ−シリコン基板、１１：ｎｌ、１２：ｎ−層、２
：ｐ型チャネル領域、４：ｎ゛ソース領域５：ゲート酸
化膜、５１：厚いゲート酸化膜、５２：テーパ面、６：
多結晶シリコンゲート、７：ソース電極、８ ： ＰＳ
Ｇ膜。 イーＪ２人井理ト 山 口 巖 弔 区 巾− ″″′−１ 第Ｊ 図
うち（ａｌは基板表面の平面図、Ｑ））は（ａｌのＡＡ
ｌ断面図、第２図、第３図はＭＯＳＦＥＴの二つの従来
例をそれぞれ示し、そのうちｆａｌは平面図、Ｑ）ｌは
［ａｌ （７） Ｂ −Ｂ ＊ オヨびｃ−ｃｗＡ断面
図、第４図、第５図は本発明の二つの異なる実施例のＭ
ＯＳＦＥＴの断面図である。 １：ｎ−シリコン基板、１１：ｎｌ、１２：ｎ−層、２
：ｐ型チャネル領域、４：ｎ゛ソース領域５：ゲート酸
化膜、５１：厚いゲート酸化膜、５２：テーパ面、６：
多結晶シリコンゲート、７：ソース電極、８ ： ＰＳ
Ｇ膜。 イーＪ２人井理ト 山 口 巖 弔 区 巾− ″″′−１ 第Ｊ 図
Claims (1)
- 【特許請求の範囲】 １）第一導電型の半導体基板の表面層に複数の第二導電
型のチャネル領域が設けられ、半導体基板の表面上にゲ
ート絶縁膜を介してチャネル領域相互の中間の部分上か
らチャネル領域の周辺部上に延びるゲートを備えたもの
において、半導体基板のチャネル領域を囲む表面層のチ
ャネル領域に隣接した限られた領域に第一導電型で基板
より不純物濃度の高い層が形成されたことを特徴とする
ＭＯＳ型半導体素子。 ２）第一導電型の半導体基板の表面層に複数の第二導電
型のチャネル領域が設けられ、半導体基板の裏面上にゲ
ート絶縁膜を介してチャネル領域相互の中間の部分上か
らチャネル領域の周辺部上に延びるゲートを備えたもの
において、半導体基板のチャネル領域を囲む表面に近く
表面よりやや離れた層のチャネル領域に隣接した限られ
た領域に第一導電型で基板より不純物濃度の高い層が形
成されたことを特徴とするＭＯＳ型半導体素子。 ３）請求項１あるいは２記載の素子において、ゲート絶
縁膜がチャネル領域相互の中間上に位置する部分で厚く
されたＭＯＳ型半導体素子。 ４）請求項３記載の素子において、ゲート絶縁膜の厚い
部分と薄い部分の間に傾斜面が形成されたＭＯＳ型半導
体素子。 ５）請求項４記載の素子において、傾斜面の傾斜角が１
５〜４０゜であるＭＯＳ型半導体素子。 ６）第一導電型の半導体基板の表面層に複数の第二導電
型のチャネル領域を形成する工程と、半導体基板の表面
上にそのチャネル領域の相互間の中間部上からチャネル
領域の周辺部上に延び、縁部に近い所定の幅の領域より
内側の領域では厚くされたゲート絶縁膜を形成する工程
と、そのゲート絶縁膜をマスクとしてゲート絶縁膜の薄
い領域のみを通して不純物を導入し、半導体基板の表面
層より不純物濃度の高い第一導電型の層を形成する工程
と、ゲート絶縁膜の上にゲートを積層する工程とを含む
ことを特徴とするＭＯＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246561A JP2808871B2 (ja) | 1990-09-17 | 1990-09-17 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246561A JP2808871B2 (ja) | 1990-09-17 | 1990-09-17 | Ｍｏｓ型半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04125972A true JPH04125972A (ja) | 1992-04-27 |
| JP2808871B2 JP2808871B2 (ja) | 1998-10-08 |
Family
ID=17150247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246561A Expired - Lifetime JP2808871B2 (ja) | 1990-09-17 | 1990-09-17 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808871B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523601A (en) * | 1993-12-17 | 1996-06-04 | Nec Corporation | High-breakdown-voltage MOS transistor |
| JP2007081436A (ja) * | 1996-10-18 | 2007-03-29 | Hitachi Ltd | 半導体装置及びそれを使った電力変換装置 |
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