JPH0282335A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH0282335A JPH0282335A JP63234564A JP23456488A JPH0282335A JP H0282335 A JPH0282335 A JP H0282335A JP 63234564 A JP63234564 A JP 63234564A JP 23456488 A JP23456488 A JP 23456488A JP H0282335 A JPH0282335 A JP H0282335A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- bus master
- master
- control
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、バス制御装置に関し、特にマイクロコンピュ
ータシステムのマルチパスマスタシステムに適用して好
適なバス制御装置に関する。
ータシステムのマルチパスマスタシステムに適用して好
適なバス制御装置に関する。
（従来の技術）
従来から、マイクロコンピュータシステムにおいては異
常監視のための処理を定期的に実行しているものが多い
。その方式としては、例えばウォッチドッグタイマをマ
イクロプロセッサが定期的にリセットし、一定時間以上
マイクロプロセッサがウォッチドッグタイマをリセット
に行かなかった場合、何らかの異常によってマイクロプ
ロセッサのアクセスが途絶えたものと判断してマイクロ
プロセッサを初期化する等の方法で復帰させるものが知
られている。
常監視のための処理を定期的に実行しているものが多い
。その方式としては、例えばウォッチドッグタイマをマ
イクロプロセッサが定期的にリセットし、一定時間以上
マイクロプロセッサがウォッチドッグタイマをリセット
に行かなかった場合、何らかの異常によってマイクロプ
ロセッサのアクセスが途絶えたものと判断してマイクロ
プロセッサを初期化する等の方法で復帰させるものが知
られている。
（発明が解決すべき課題）
従来のマイクロコンピュータシステムは以上のように構
成されているため、異常監視のためにＣＰＵ時間を無駄
に使用する必要が有るのは勿論、複数個のバスマスタを
有するようなマルチパスマスタシステムでは異常監視の
ための方法が無いのが実状である。例えば、マイクロプ
ロセッサ以外のバスマスタがバスを制御している時には
、バスマスタに異常が発生してもこれを検出することが
できない。
成されているため、異常監視のためにＣＰＵ時間を無駄
に使用する必要が有るのは勿論、複数個のバスマスタを
有するようなマルチパスマスタシステムでは異常監視の
ための方法が無いのが実状である。例えば、マイクロプ
ロセッサ以外のバスマスタがバスを制御している時には
、バスマスタに異常が発生してもこれを検出することが
できない。
本発明は、上記に鑑みてなされたもので、その目的は、
バスマスタの処理時間を計測することによってその異常
を検出して他の正常なバスマスタに制御を移すことによ
って障害復帰を実現できるバス制御装置を得るにある。
バスマスタの処理時間を計測することによってその異常
を検出して他の正常なバスマスタに制御を移すことによ
って障害復帰を実現できるバス制御装置を得るにある。
（課題を解決するための手段）
本発明のバス制御装置は、バスの制御を行う少なくとも
１個の第１のバスマスタと：バスの制御、を行うととも
に前記第１のバスマスタの異常復帰の処理を行う第２の
バスマスタと；第１及び第２の各バスマスタを選択的に
バスの制御に割り当てる手段と：第１のバスマスタ毎に
設けられ、対応する第１のバスマスタが正常動作する場
合の最大処理時間よりも長い設定時間が設定され、対応
する第１のバスマスタの処理開始に伴って動作開始する
計時手段と：計時手段の出力に基づいて対応する第１の
バスマスタの動作を規制するとともに、第２のバスマス
タに異常処理の割り込みをかける割り込み制御手段と；
を有するものとして構成される。
１個の第１のバスマスタと：バスの制御、を行うととも
に前記第１のバスマスタの異常復帰の処理を行う第２の
バスマスタと；第１及び第２の各バスマスタを選択的に
バスの制御に割り当てる手段と：第１のバスマスタ毎に
設けられ、対応する第１のバスマスタが正常動作する場
合の最大処理時間よりも長い設定時間が設定され、対応
する第１のバスマスタの処理開始に伴って動作開始する
計時手段と：計時手段の出力に基づいて対応する第１の
バスマスタの動作を規制するとともに、第２のバスマス
タに異常処理の割り込みをかける割り込み制御手段と；
を有するものとして構成される。
（作 用）
第１のバスマスタの動作が正常に行われているか否かを
計時手段によって監視する。第１のバスマスタがバス制
御を開始してから正常な処理時間の範囲を超える設定時
間を経過した場合は、計時手段からの出力に基づき、割
り込み制御手段によって第２のバスマスタの動作を規制
するとともに第２のバスマスタに割り込みをかけ、バス
の制御と異常処理を行わせる。
計時手段によって監視する。第１のバスマスタがバス制
御を開始してから正常な処理時間の範囲を超える設定時
間を経過した場合は、計時手段からの出力に基づき、割
り込み制御手段によって第２のバスマスタの動作を規制
するとともに第２のバスマスタに割り込みをかけ、バス
の制御と異常処理を行わせる。
（実施例）
以下、図面を参照しながら本発明の詳細な説明する。
図面は本発明の一実施例に係るバス制御装置のブロック
図である。同図において示すように、バスアービタ１は
、データバス、アドレスバス及びコントロールバス等の
バス１７を制御するメインバスマスタ２、バスマスタ３
及びバスマスタ４のいずれがバス１７の制御を行うかを
調停する機能を有する。ここで、メインバスマスタ２は
、システムの中で中心的な制御を行うと共に、異常復帰
のための処理を行う。タイマ５は、バスマスタ３による
ハス］７の制御時間が予め設定した規定値より長い場合
に、異常と判断してバス１７を開放すると共にメインバ
スマスタ２に割り込みを出力する。タイマ６は、バスマ
スタ４によるバス１７の制御時間が予め設定した規定値
より長い場合に、異常と判断してバス１７を開放すると
共にメインバスマスタ２に割り込みを出力する。なお、
バスアービタ］とメインバスマスタ２の間にはＨＬＤＡ
信号線９及びＨＯＬＤ信号線１０が接続されている。Ｈ
ＬＤＡ信号線９はメインバスマスタ２がバス１７を開放
したことを示す信号をバスアービタ１に送出し、ＨＯＬ
Ｄ信号線１０はバスアービタ１からメインバスマスタ２
にバス１７の開放を要求する信号を送出する。また、バ
スアービタ１からはＨＬＤＡ信号線１１、ＨＯＬＤ信号
線１２、ＨＬＤＡ信号線１３及びＨＯＬＤ信号線１４が
導出されている。ＨＬＤＡ信号線１１はバスマスタ３に
バス１７の制御を許可する信号を送出し、ＨＯＬＤ信号
線１２はバスマスタ３がバスアービタ１に対してバス１
７の制御を要求する信号を送出する。また、ＨＬＤＡ信
号線１３はバスマスタ４にバス１７の制御を許可する信
号を送出し、ＨＯＬＤ信号線１４はバスマスタ４がバス
アービタ１に対してバス１７の制御を要求する信号を送
出す。さらに、メインバスマスタ２とタイマ５の間には
ＩＮＴ信号線１５が設置され、メインバスマスタ２とタ
イマ６の間にはＩＮＴ信号線１６が設置される。ＩＮＴ
信号線１５はメインバスマスタ２のＣＰＵに割り込みを
かける信号をタイマ５からメインバスマスタ２に送出し
、障害復帰のためのプログラムをスタートさせる。ＩＮ
Ｔ信号線１６はメインバスマスタ２のＣＰＵに割り込み
をかける信号をタイマ６からメインバスマスタ２に送出
し、障害復帰のためのプログラムをスタートさせる。ゲ
ート７は、バスマスタ３とバスアービタ１の間に介在す
るＨＯＬＤ信号線１２に設けられ、タイマ５によりＨＯ
ＬＤ信号線１２の信号を無効にするときに作用する。一
方、ゲート８は、バスマスタ４とバスアービタ１の間に
介在するＨＯＬＤ信号線１４に設けられ、タイマ６によ
りＨＯＬＤ信号線］４の信号を無効にするとき作用する
。
図である。同図において示すように、バスアービタ１は
、データバス、アドレスバス及びコントロールバス等の
バス１７を制御するメインバスマスタ２、バスマスタ３
及びバスマスタ４のいずれがバス１７の制御を行うかを
調停する機能を有する。ここで、メインバスマスタ２は
、システムの中で中心的な制御を行うと共に、異常復帰
のための処理を行う。タイマ５は、バスマスタ３による
ハス］７の制御時間が予め設定した規定値より長い場合
に、異常と判断してバス１７を開放すると共にメインバ
スマスタ２に割り込みを出力する。タイマ６は、バスマ
スタ４によるバス１７の制御時間が予め設定した規定値
より長い場合に、異常と判断してバス１７を開放すると
共にメインバスマスタ２に割り込みを出力する。なお、
バスアービタ］とメインバスマスタ２の間にはＨＬＤＡ
信号線９及びＨＯＬＤ信号線１０が接続されている。Ｈ
ＬＤＡ信号線９はメインバスマスタ２がバス１７を開放
したことを示す信号をバスアービタ１に送出し、ＨＯＬ
Ｄ信号線１０はバスアービタ１からメインバスマスタ２
にバス１７の開放を要求する信号を送出する。また、バ
スアービタ１からはＨＬＤＡ信号線１１、ＨＯＬＤ信号
線１２、ＨＬＤＡ信号線１３及びＨＯＬＤ信号線１４が
導出されている。ＨＬＤＡ信号線１１はバスマスタ３に
バス１７の制御を許可する信号を送出し、ＨＯＬＤ信号
線１２はバスマスタ３がバスアービタ１に対してバス１
７の制御を要求する信号を送出する。また、ＨＬＤＡ信
号線１３はバスマスタ４にバス１７の制御を許可する信
号を送出し、ＨＯＬＤ信号線１４はバスマスタ４がバス
アービタ１に対してバス１７の制御を要求する信号を送
出す。さらに、メインバスマスタ２とタイマ５の間には
ＩＮＴ信号線１５が設置され、メインバスマスタ２とタ
イマ６の間にはＩＮＴ信号線１６が設置される。ＩＮＴ
信号線１５はメインバスマスタ２のＣＰＵに割り込みを
かける信号をタイマ５からメインバスマスタ２に送出し
、障害復帰のためのプログラムをスタートさせる。ＩＮ
Ｔ信号線１６はメインバスマスタ２のＣＰＵに割り込み
をかける信号をタイマ６からメインバスマスタ２に送出
し、障害復帰のためのプログラムをスタートさせる。ゲ
ート７は、バスマスタ３とバスアービタ１の間に介在す
るＨＯＬＤ信号線１２に設けられ、タイマ５によりＨＯ
ＬＤ信号線１２の信号を無効にするときに作用する。一
方、ゲート８は、バスマスタ４とバスアービタ１の間に
介在するＨＯＬＤ信号線１４に設けられ、タイマ６によ
りＨＯＬＤ信号線］４の信号を無効にするとき作用する
。
以上述べたような構成において次にその作用を説明する
。
。
バスマスタ３とバスマスタ４の正常な処理時間は予め分
かっており、これらの時間はタイマ５及びタイマ６にお
ける規定時間の基本となっている。
かっており、これらの時間はタイマ５及びタイマ６にお
ける規定時間の基本となっている。
つまり、タイマ５及びタイマ６は異常判定のための規定
時間をバスマスタ３及びバスマスタ４の正常な処理時間
よりも僅かに長めの時間に設定されている。
時間をバスマスタ３及びバスマスタ４の正常な処理時間
よりも僅かに長めの時間に設定されている。
今、メインバスマスタ２がバス１７の制御を行っている
ものとする。次に、バスマスタ３が、ＨＯＬＤ信号線１
２からバスアービタ１を経由してＨＯＬＤ信号線１０を
経てメインバスマスタ２に対してバス１７の明は渡しを
要求すると、メインバスマスタ２は実行中の処理を完了
させた上で、ＨＬＤＡ信号線９からバスアービタ１を経
由してＨＬＤＡ信号線１１を経てバスマスタ３へのバス
１７の制御を許可する。このようにして、バスマスタ３
がバス１７の制御権を得てバス１７を制御しはじめると
同時にタイマ５が計時を始める。バスマスタ３が正常な
処理時間を経過した後もバス１７の制御を終了しない場
合は、タイマ５が予め定めた規定時間を計時してしまい
異常と判定してゲート７を通じてＨＯＬＤ信号線１２を
強制的に無効にしてバスマスタ３からバス１７の制御権
を奪い、さらにメインバスマスタ２に対してＩＮＴ信号
線１５を通じて割り込みをかける。メインバスマスタ２
は異常を生じたバスマスタ３に代ってバス１７の制御権
を得、障害復帰のための割り込み処理プログラムを起動
する。このプログラムによってメインバスマスタ２は異
常の原因を判断し適切な処理を行い、システムの動作を
継続させる。
ものとする。次に、バスマスタ３が、ＨＯＬＤ信号線１
２からバスアービタ１を経由してＨＯＬＤ信号線１０を
経てメインバスマスタ２に対してバス１７の明は渡しを
要求すると、メインバスマスタ２は実行中の処理を完了
させた上で、ＨＬＤＡ信号線９からバスアービタ１を経
由してＨＬＤＡ信号線１１を経てバスマスタ３へのバス
１７の制御を許可する。このようにして、バスマスタ３
がバス１７の制御権を得てバス１７を制御しはじめると
同時にタイマ５が計時を始める。バスマスタ３が正常な
処理時間を経過した後もバス１７の制御を終了しない場
合は、タイマ５が予め定めた規定時間を計時してしまい
異常と判定してゲート７を通じてＨＯＬＤ信号線１２を
強制的に無効にしてバスマスタ３からバス１７の制御権
を奪い、さらにメインバスマスタ２に対してＩＮＴ信号
線１５を通じて割り込みをかける。メインバスマスタ２
は異常を生じたバスマスタ３に代ってバス１７の制御権
を得、障害復帰のための割り込み処理プログラムを起動
する。このプログラムによってメインバスマスタ２は異
常の原因を判断し適切な処理を行い、システムの動作を
継続させる。
メインバスマスタ２からバスマスタ４にバス１７の制御
権が移った場合も、全く同様にしてタイマ６によってバ
スマスタ４が規定時間以内に処理を終了するか否かが判
定される。異常と判定された場合は、タイマ６からＩＮ
Ｔ信号線１６を通じてメインバスマスタ２に割り込みが
かかり、メインバスマスタ２による障害復帰のプログラ
ムが起動する。
権が移った場合も、全く同様にしてタイマ６によってバ
スマスタ４が規定時間以内に処理を終了するか否かが判
定される。異常と判定された場合は、タイマ６からＩＮ
Ｔ信号線１６を通じてメインバスマスタ２に割り込みが
かかり、メインバスマスタ２による障害復帰のプログラ
ムが起動する。
以上のような動作を通じて、バス１７の制御権がメイン
バスマスタ２からバスマスタ３またはバスマスタ４に移
った後もタイマ５またはタイマ６によってその動作を監
視し、異常が検出された場合は割り込みによってメイン
バスマスタ２にバス１７の制御権を戻すと共に異常復帰
のプログラムを起動させ、異常動作の原因を調査させて
適切な処理を実行させシステムの動作を継続させる。
バスマスタ２からバスマスタ３またはバスマスタ４に移
った後もタイマ５またはタイマ６によってその動作を監
視し、異常が検出された場合は割り込みによってメイン
バスマスタ２にバス１７の制御権を戻すと共に異常復帰
のプログラムを起動させ、異常動作の原因を調査させて
適切な処理を実行させシステムの動作を継続させる。
本発明によれば、マルチパスマスタシステムでシステム
異常時の自己復帰が可能となり、また異常なバスマスタ
が発生してもこのバスマスタを制御から切り放して残っ
たバスマスタによるバス制御の続行が可能となり、並列
処理システムで異常な動作を行った処理系を検出してこ
れに対処することが可能であり、マルチパスマスタシス
テムにおけるシステムの信頼性を大幅に向上することが
できる。
異常時の自己復帰が可能となり、また異常なバスマスタ
が発生してもこのバスマスタを制御から切り放して残っ
たバスマスタによるバス制御の続行が可能となり、並列
処理システムで異常な動作を行った処理系を検出してこ
れに対処することが可能であり、マルチパスマスタシス
テムにおけるシステムの信頼性を大幅に向上することが
できる。
第１図は本発明の一実施例に係るバス制御装置のブロッ
ク図である。 １・・・バスアービタ、２・・・メインバスマスタ、３
．４・・・パスタ、５，６・・・タイマ、７．８・・・
ゲート。 出願人代理人 佐 藤 −雄
ク図である。 １・・・バスアービタ、２・・・メインバスマスタ、３
．４・・・パスタ、５，６・・・タイマ、７．８・・・
ゲート。 出願人代理人 佐 藤 −雄
Claims (1)
- バスの制御を行う少なくとも１個の第１のバスマスタと
；バスの制御を行うとともに前記第１のバスマスタの異
常復帰の処理を行う第２のバスマスタと；第１及び第２
の各バスマスタを選択的にバスの制御に割り当てる手段
と；第１のバスマスタ毎に設けられ、対応する第１のバ
スマスタが正常動作する場合の最大処理時間よりも長い
設定時間が設定され、対応する第１のバスマスタの処理
開始に伴って動作開始する計時手段と；計時手段の出力
に基づいて対応する第１のバスマスタの動作を規制する
とともに、第２のバスマスタに異常処理の割り込みをか
ける割り込み制御手段と；を備えることを特徴とするバ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234564A JPH0282335A (ja) | 1988-09-19 | 1988-09-19 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234564A JPH0282335A (ja) | 1988-09-19 | 1988-09-19 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282335A true JPH0282335A (ja) | 1990-03-22 |
Family
ID=16972993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234564A Pending JPH0282335A (ja) | 1988-09-19 | 1988-09-19 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08305639A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | バス監視回路 |
-
1988
- 1988-09-19 JP JP63234564A patent/JPH0282335A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08305639A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | バス監視回路 |
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