JPH0282339A - スタック方式 - Google Patents
スタック方式Info
- Publication number
- JPH0282339A JPH0282339A JP63233504A JP23350488A JPH0282339A JP H0282339 A JPH0282339 A JP H0282339A JP 63233504 A JP63233504 A JP 63233504A JP 23350488 A JP23350488 A JP 23350488A JP H0282339 A JPH0282339 A JP H0282339A
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- JP
- Japan
- Prior art keywords
- bus
- output
- command
- data
- register
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
コモンバスに接続されたユニットにおけるコモンバスへ
の情報のスタック方式に関し、コモンバスの他のユニッ
トでの使用が終了した後、直ちにコモンバスを使えるよ
うにし、無駄なコモンバスの空時間を防止するスタック
方式を提供することを目的とし、 ユニット間の情報の送受信をコモンバス（ＢＵＳ）を介
して行うシステムにおける前記ユニットに、コマンドの
一部が加わり、前記コモンバス（Ｂ Ｕ Ｓ）に出力す
る制御情報をデコードするバス出力制御回路と、該バス
出力制御回路の出力と、前記コマンドの他の一部とデー
タとが加わり記憶するバス出力スタックと、前記バス出
力制御回路の出力とデータからなる第１の情報と、バス
出力スタックに記憶された前記バス出力制御回路の出力
とデータとからなる第２の情報のうち、一方の情報を選
択的に前記コモンバス（ＢＵＳ）に出力するバス出力レ
ジスタとを設けてなるように構成する。
の情報のスタック方式に関し、コモンバスの他のユニッ
トでの使用が終了した後、直ちにコモンバスを使えるよ
うにし、無駄なコモンバスの空時間を防止するスタック
方式を提供することを目的とし、 ユニット間の情報の送受信をコモンバス（ＢＵＳ）を介
して行うシステムにおける前記ユニットに、コマンドの
一部が加わり、前記コモンバス（Ｂ Ｕ Ｓ）に出力す
る制御情報をデコードするバス出力制御回路と、該バス
出力制御回路の出力と、前記コマンドの他の一部とデー
タとが加わり記憶するバス出力スタックと、前記バス出
力制御回路の出力とデータからなる第１の情報と、バス
出力スタックに記憶された前記バス出力制御回路の出力
とデータとからなる第２の情報のうち、一方の情報を選
択的に前記コモンバス（ＢＵＳ）に出力するバス出力レ
ジスタとを設けてなるように構成する。
本発明はユニット間の情報の送受信をコモンバスを介し
て行うシステムに係り、さらに詳しくはコモンバスに接
続されたユニットにおけるコモンバスへの情報のスタッ
ク方式に関する。
て行うシステムに係り、さらに詳しくはコモンバスに接
続されたユニットにおけるコモンバスへの情報のスタッ
ク方式に関する。
情報の伝達や処理の高速化を図るために第６図に示すよ
うにプロセッサを有するユニット（ＵＮＩＴ、Ｕｌ〜Ｕ
６）間の情報をコモンバスＣＢＵＳを介して行うシステ
ムが開発された。このようなシステムにおいては、各ユ
ニットＵ１〜Ｕ６がそのコモンバスＣＢＵＳの使用権を
得てからコモンバスの情報の出力をそのユニットの内部
条件により制御している。
うにプロセッサを有するユニット（ＵＮＩＴ、Ｕｌ〜Ｕ
６）間の情報をコモンバスＣＢＵＳを介して行うシステ
ムが開発された。このようなシステムにおいては、各ユ
ニットＵ１〜Ｕ６がそのコモンバスＣＢＵＳの使用権を
得てからコモンバスの情報の出力をそのユニットの内部
条件により制御している。
このようなコモンバスシステムにおいては、あるユニッ
トから別のユニットへの送信情報が発生した場合、コモ
ンバスが他のユニットにおいて使用中であった時や送信
情報がありそのユニットがコモンバスの使用権を得てい
る等の条件によりコモンバスを即時使用できない時があ
る。
トから別のユニットへの送信情報が発生した場合、コモ
ンバスが他のユニットにおいて使用中であった時や送信
情報がありそのユニットがコモンバスの使用権を得てい
る等の条件によりコモンバスを即時使用できない時があ
る。
この様なコモンバスを直ちに使用できない場合には、他
のユニットが使用を終了するまで待たな（ではならなか
った。例えばこのコモンバスの使用の要求が単に処理に
よって得られた結果のみを送出するような場合には、送
信終了まで待ってから、すなわちコモンバスを使った送
信を終了してから次の処理に進んでいた。しかしながら
、この様にデータの送信を終了してから次の処理に進ん
では全体の処理が遅くなるため、従来では次の送信情報
作成までの処理を並行して行い、送信情報を複数記憶す
るシステムが開発され使用されている。
のユニットが使用を終了するまで待たな（ではならなか
った。例えばこのコモンバスの使用の要求が単に処理に
よって得られた結果のみを送出するような場合には、送
信終了まで待ってから、すなわちコモンバスを使った送
信を終了してから次の処理に進んでいた。しかしながら
、この様にデータの送信を終了してから次の処理に進ん
では全体の処理が遅くなるため、従来では次の送信情報
作成までの処理を並行して行い、送信情報を複数記憶す
るシステムが開発され使用されている。
このようなシステムにおいては、送信情報をコモンバス
の使用権が得られるまで一時的に保持するために、レジ
スタまたはランダムアクセスメモリで構成されるスタッ
クを設けていた。
の使用権が得られるまで一時的に保持するために、レジ
スタまたはランダムアクセスメモリで構成されるスタッ
クを設けていた。
第５図は従来方式のシステム構成図である。データレジ
スタ（ＤＴＲ）１０は何らかの処理によって発生したデ
ータを送信するために記憶するレジスタである。後述す
るが、この時コモンバスが他のユニットによって使用さ
れている場合にはコモンバスの使用が終了するまで待た
なくてはならない。このため、コモンバス使用中はデー
タスタンク（ＤＳＴＫ）１１にデータを記憶している。
スタ（ＤＴＲ）１０は何らかの処理によって発生したデ
ータを送信するために記憶するレジスタである。後述す
るが、この時コモンバスが他のユニットによって使用さ
れている場合にはコモンバスの使用が終了するまで待た
なくてはならない。このため、コモンバス使用中はデー
タスタンク（ＤＳＴＫ）１１にデータを記憶している。
また、同様にコマンドレジスタ（ＣＭＤＲ）１２にコマ
ンドが加わった場合、前述と同様にコモンバスが使用さ
れているならば、コモンバススタック（Ｃ３ＴＫ）１３
にコマンドレジスタ１２の内容を記憶する。
ンドが加わった場合、前述と同様にコモンバスが使用さ
れているならば、コモンバススタック（Ｃ３ＴＫ）１３
にコマンドレジスタ１２の内容を記憶する。
コモンバスが使用されていない場合には、ＤＴＲデータ
レジスタ１０の内容とコマンドレジスタ１２内のコマン
ドの一部がバスアウトレジスタ（ＢＯＲ）２３に加わる
。そして、コマンドレジスタ１２のコマンドの残り一部
を選択回路（ＳＦ。
レジスタ１０の内容とコマンドレジスタ１２内のコマン
ドの一部がバスアウトレジスタ（ＢＯＲ）２３に加わる
。そして、コマンドレジスタ１２のコマンドの残り一部
を選択回路（ＳＦ。
Ｌ）が選択し、このコマンドの残りの一部でバスアウト
コントロール（Ｂｕｓ−ＯＵＴ−ＣＯＮＴＲＯＬ）１４
がバス出力の制御を行う。例えば、コマンドの上位複数
のビットがこの選択回路で選択され、そのコマンドの一
部の選択されたビットがデコーダ（ＤＥＣＯＤＥＲ）１
５でデコードされ、バスシーケンスコントロール（ＢＵ
Ｓ ５ＥＱＬＩＥＮＣＥ Ｃ０ＮＴＲ０Ｌ）がデコ
ードされた結果に基づいて制御信号を発生する。そして
、その制御信号からＣＢＳＹ発生回路、タグ発生回路（
ＣＢＵＳＹ−ＧＥＮ、ＴＡＧ−ＧＥＮ）はシーケンス信
号を発生し、インタフェースアウトレジスタ（ＩＦＯＲ
）で記憶してバスバッファ２１２２を介してコントロー
ルバスを制御する。当然このコントロールバスを制御中
はバスアウトレジスタＢＯＲ２３にデータレジスタ１０
並びにコマンドレジスタ１２の一部の出力が加わり、バ
ッファ２４を介してコモンバスにバスアウトレジスタ２
３の内容を出力する。
コントロール（Ｂｕｓ−ＯＵＴ−ＣＯＮＴＲＯＬ）１４
がバス出力の制御を行う。例えば、コマンドの上位複数
のビットがこの選択回路で選択され、そのコマンドの一
部の選択されたビットがデコーダ（ＤＥＣＯＤＥＲ）１
５でデコードされ、バスシーケンスコントロール（ＢＵ
Ｓ ５ＥＱＬＩＥＮＣＥ Ｃ０ＮＴＲ０Ｌ）がデコ
ードされた結果に基づいて制御信号を発生する。そして
、その制御信号からＣＢＳＹ発生回路、タグ発生回路（
ＣＢＵＳＹ−ＧＥＮ、ＴＡＧ−ＧＥＮ）はシーケンス信
号を発生し、インタフェースアウトレジスタ（ＩＦＯＲ
）で記憶してバスバッファ２１２２を介してコントロー
ルバスを制御する。当然このコントロールバスを制御中
はバスアウトレジスタＢＯＲ２３にデータレジスタ１０
並びにコマンドレジスタ１２の一部の出力が加わり、バ
ッファ２４を介してコモンバスにバスアウトレジスタ２
３の内容を出力する。
一方、コモンバスが他のユニットによって使用されてい
る場合にはデータをデータスタック１１に、コマンドを
コマンドスタック１３にそれぞれ記憶する。コマンドス
タック１３にコマンドリードレジスタ２６、コマンドラ
イトレジスタ２５が接続しており、それぞれリードやラ
イトのアクセスをするたびに１アドレスが変化する。こ
のコマンドライトレジスタ２５、コマンドリードレジス
タ２６の指示する値でコマンドスタックレジスタ１３の
ライトアドレスやリードアドレスが決定する。例えば前
述したようにユニットバスが使用されている場合には、
コマンドレジスタ１２に入力したコマンドをコマンドラ
イトレジスタ２５で指示する値でコマンドスタック１３
に記憶する。このコマンドスタックは当然複数のコマン
ドを記憶する。例えばユニットが終了となった時にこの
コマンドライトレジスタ２５に対応するコマンドリード
レジスタ２６の値によってコマンドスタック内で記憶し
ているコマンドが読み出される。そして、セレクタによ
ってコマンドスタック１３の出力の一部が選択され、前
述したようなコモンバスが使用されてない状態の時と同
様にコマンドスタックレジスタ１３に格納されたコマン
ドの一部がデコードされ、バスシーケンスコントロール
１６でシーケンスコントロールがなされ、ＣＢＳＹジェ
ネレータ、ＴＡＧＪジェネレータ１７．１８を介して更
にインタフェースアウトレジスタ１９によって順次バス
を経由してコントロールバスに出力される。これによっ
てコントロールバスが制御される。この時に記憶したデ
ータスタック１１の内容とコマンドの残りの部分がＢＯ
Ｒバスアウトレジスタ２３．バッファ２４を介してコモ
ンバスに出力される。
る場合にはデータをデータスタック１１に、コマンドを
コマンドスタック１３にそれぞれ記憶する。コマンドス
タック１３にコマンドリードレジスタ２６、コマンドラ
イトレジスタ２５が接続しており、それぞれリードやラ
イトのアクセスをするたびに１アドレスが変化する。こ
のコマンドライトレジスタ２５、コマンドリードレジス
タ２６の指示する値でコマンドスタックレジスタ１３の
ライトアドレスやリードアドレスが決定する。例えば前
述したようにユニットバスが使用されている場合には、
コマンドレジスタ１２に入力したコマンドをコマンドラ
イトレジスタ２５で指示する値でコマンドスタック１３
に記憶する。このコマンドスタックは当然複数のコマン
ドを記憶する。例えばユニットが終了となった時にこの
コマンドライトレジスタ２５に対応するコマンドリード
レジスタ２６の値によってコマンドスタック内で記憶し
ているコマンドが読み出される。そして、セレクタによ
ってコマンドスタック１３の出力の一部が選択され、前
述したようなコモンバスが使用されてない状態の時と同
様にコマンドスタックレジスタ１３に格納されたコマン
ドの一部がデコードされ、バスシーケンスコントロール
１６でシーケンスコントロールがなされ、ＣＢＳＹジェ
ネレータ、ＴＡＧＪジェネレータ１７．１８を介して更
にインタフェースアウトレジスタ１９によって順次バス
を経由してコントロールバスに出力される。これによっ
てコントロールバスが制御される。この時に記憶したデ
ータスタック１１の内容とコマンドの残りの部分がＢＯ
Ｒバスアウトレジスタ２３．バッファ２４を介してコモ
ンバスに出力される。
コマンドライトレジスタ２５とコマンドリード７レ
ジスタ
ドレス端子の他にコンパレータ（ＣＯＭＰ）に加わって
いる。このコンパレータ（ＣＯＭＰ）によって、ライト
アドレスとリードアドレスは常に比較されており、一致
してないときにはコマンドスタック１３内にコマンドが
記憶されている場合であり、一致するまで記憶されてい
るコマンドを送出するため、選択回路（Ｓ Ｅ Ｌ）が
コマンドスタック１３の出力を選択し、バスアウトコン
トロール１４に出力する。そして一致した場合にはセレ
クタを選択し直接出力する。
いる。このコンパレータ（ＣＯＭＰ）によって、ライト
アドレスとリードアドレスは常に比較されており、一致
してないときにはコマンドスタック１３内にコマンドが
記憶されている場合であり、一致するまで記憶されてい
るコマンドを送出するため、選択回路（Ｓ Ｅ Ｌ）が
コマンドスタック１３の出力を選択し、バスアウトコン
トロール１４に出力する。そして一致した場合にはセレ
クタを選択し直接出力する。
データスタック１１のアドレスにも同様にデータライト
レジスタ２５、データリードレジスタ２６が接続してお
り、リードあるいはライトによってそれぞれインクリメ
ントする。
レジスタ２５、データリードレジスタ２６が接続してお
り、リードあるいはライトによってそれぞれインクリメ
ントする。
〔発明が解決しようとする課題〕
前述したようなシステムにおいては、コモンバス（ＣＯ
ＭＭＯＮ ＢＵＳ）が使用中であった時にそのユニッ
ト内で発生したコマンド並びにデータをコマンドスタッ
ク１３、データスタック１１に記憶し、コモンバスの使
用が終了したすなわち空になったときにそのコマンドの
一部を解析し、コモンハスに出力している。
ＭＭＯＮ ＢＵＳ）が使用中であった時にそのユニッ
ト内で発生したコマンド並びにデータをコマンドスタッ
ク１３、データスタック１１に記憶し、コモンバスの使
用が終了したすなわち空になったときにそのコマンドの
一部を解析し、コモンハスに出力している。
このような方式においては、コマンドスタックにコマン
ドが多く格納されているような時には個々のコマンドを
ハスアウトコントロール、いわゆるコモンハス制御出力
回路で解析し、１個１個のコマンドに対して行わなくて
はならない。このため、バスが空いても直ちにバスに出
力できず特定のシーケンスを発生してから送出するよう
にしていた。このようにバスの使用が終了しても、次に
使うべきユニットからコマンドやデータを出力するため
にはコマンドスタック内のコマンドの一部を解析しなく
てはならず、無駄な時間を必要とする問題を有していた
。
ドが多く格納されているような時には個々のコマンドを
ハスアウトコントロール、いわゆるコモンハス制御出力
回路で解析し、１個１個のコマンドに対して行わなくて
はならない。このため、バスが空いても直ちにバスに出
力できず特定のシーケンスを発生してから送出するよう
にしていた。このようにバスの使用が終了しても、次に
使うべきユニットからコマンドやデータを出力するため
にはコマンドスタック内のコマンドの一部を解析しなく
てはならず、無駄な時間を必要とする問題を有していた
。
本発明は、コモンハスの他のユニットでの使用が終了し
た後、直ちにコモンハスを使えるようにし、無駄なコモ
ンバスの空時間を防止するスタック方式を提供すること
を目的とする。
た後、直ちにコモンハスを使えるようにし、無駄なコモ
ンバスの空時間を防止するスタック方式を提供すること
を目的とする。
第１図は本発明のブロック図である。
バス出力制御回路１にはコマンドの一部が加わり、バス
出力スタック２とハス出力レジスタ３に出力する。
出力スタック２とハス出力レジスタ３に出力する。
ハス出力スタック２にはバス出力制御回路１の出力と、
前記コマンドの残り、並びにデータが加わり、記憶する
。
前記コマンドの残り、並びにデータが加わり、記憶する
。
バス出力レジスタ３は前記バス出力制御回路１の出力と
データと、バス出力スタック２に記憶した前記バス出力
制御回路１の出力とデータとを選択し、前記コモンバス
に出力する。
データと、バス出力スタック２に記憶した前記バス出力
制御回路１の出力とデータとを選択し、前記コモンバス
に出力する。
部分とデータとをハススタック２は記憶し、コモンバス
（ＢＵＳ）の使用が終了した時にバス出力レジスタ３を
介してコモンハスに記憶したコマンドやデータを出力す
る。
（ＢＵＳ）の使用が終了した時にバス出力レジスタ３を
介してコモンハスに記憶したコマンドやデータを出力す
る。
バス出力スタック２に記憶されているハス出力制御回路
１の出力は予めバスを制御すべき信号にデコードされ、
シーケンス通りに記憶しているのでバスが解放された時
に直ちにハス出力スタックのデータをハス出力レジスタ
３を介して出力できるので、その出力時間は速く、コモ
ンバスの使用効率を上げると共に転送のスピードを高め
ることができる。
１の出力は予めバスを制御すべき信号にデコードされ、
シーケンス通りに記憶しているのでバスが解放された時
に直ちにハス出力スタックのデータをハス出力レジスタ
３を介して出力できるので、その出力時間は速く、コモ
ンバスの使用効率を上げると共に転送のスピードを高め
ることができる。
コモンハス（ＢＵＳ）が使用されていない時には、バス
出力制御回路の出力と、コマンドの残りの部分とデータ
とをバス出力レジスタ３を介してコモンバスに出カスる
。
出力制御回路の出力と、コマンドの残りの部分とデータ
とをバス出力レジスタ３を介してコモンバスに出カスる
。
コモンハス（ＢＵＳ）が使用されている時には、バス出
力制御回路１の出力と、コマンドの残りの〔実 施
例〕 以下図面を用いて本発明の詳細な説明する。
力制御回路１の出力と、コマンドの残りの〔実 施
例〕 以下図面を用いて本発明の詳細な説明する。
第２図は実施例のシステム構成図である。
コマンド（ＣＯＭＭＡＮＤ）の一部をデコーダ３０でデ
コードし、バスシーケンスコントロール（ＢＵＳ ５
ＥＱＵＢＮＣＥ Ｃ０ＮＴＲ０Ｌ）３１に加えてシー
ケンス信号を発生し、ＣＢＳＹ並びにＴＡＧＯ，ＴＡＧ
Ｉとしてレジスタ３２に記憶する。また、コマンドの残
りの部分とデータはスタックレジスタ（ＳＴＫＲ）３３
に記憶される。
コードし、バスシーケンスコントロール（ＢＵＳ ５
ＥＱＵＢＮＣＥ Ｃ０ＮＴＲ０Ｌ）３１に加えてシー
ケンス信号を発生し、ＣＢＳＹ並びにＴＡＧＯ，ＴＡＧ
Ｉとしてレジスタ３２に記憶する。また、コマンドの残
りの部分とデータはスタックレジスタ（ＳＴＫＲ）３３
に記憶される。
この状態においてコモンバスが使用中であった場合、す
なわち例えば他のユニット間においての伝送がなされて
いる場合には、レジスタ３２とスタックレジスタ３３の
内容をバスアウトスタック（ＢＯ３ＴＫ）３４に記憶す
る。なお、バスアウトスタック３４のアドレスにはライ
トアドレスレジスタ、リードアドレスレジスタ（ＷＡＲ
，ＲＡＲ）３５．３６が接続しており、ライトアドレス
レジスタ３６で指示される値でライトする。
なわち例えば他のユニット間においての伝送がなされて
いる場合には、レジスタ３２とスタックレジスタ３３の
内容をバスアウトスタック（ＢＯ３ＴＫ）３４に記憶す
る。なお、バスアウトスタック３４のアドレスにはライ
トアドレスレジスタ、リードアドレスレジスタ（ＷＡＲ
，ＲＡＲ）３５．３６が接続しており、ライトアドレス
レジスタ３６で指示される値でライトする。
そして、バスの使用が終了した時、リードアドレスレジ
スタ３６の値でバスアウトスタック３４がアドレスされ
、記憶したコマンドやデータ等をインタフェースアウト
レジスタ並びにバスアウトレジスタ（ＩＦＯＲ，ＢＯＲ
）３７． ３８に出力する。インタフェースアウトレジ
スタ３９、バスアウトレジスタ３８の出力はバッファ４
０．４１を介してコントロールバス（ＣＯＮＴＯＲＬ
ＢＵＳ、Ｃ０ＭＭ０Ｎ ＢＵＳ）に出力される。
スタ３６の値でバスアウトスタック３４がアドレスされ
、記憶したコマンドやデータ等をインタフェースアウト
レジスタ並びにバスアウトレジスタ（ＩＦＯＲ，ＢＯＲ
）３７． ３８に出力する。インタフェースアウトレジ
スタ３９、バスアウトレジスタ３８の出力はバッファ４
０．４１を介してコントロールバス（ＣＯＮＴＯＲＬ
ＢＵＳ、Ｃ０ＭＭ０Ｎ ＢＵＳ）に出力される。
本発明の実施例においては、送信すべきリクエストバス
使用の要求信号（ＲＱ−ＢＵＳ）にリクエストＲＱＩを
出力しており、リクエストＲＱ２〜ＲＱｎが存在しない
ときにプライオリティコントロール４２が信号ＰＯＫを
出力し、セットリセットフリップフロップ４３ （Ｂ
ＡＣＴ−ＦＬＡＣ）をセントし、このセントによってバ
ッファ４０゜４１がアクティブとなり、コントロールバ
ス並びにコモンバスにコマンドやデータを出力する。
使用の要求信号（ＲＱ−ＢＵＳ）にリクエストＲＱＩを
出力しており、リクエストＲＱ２〜ＲＱｎが存在しない
ときにプライオリティコントロール４２が信号ＰＯＫを
出力し、セットリセットフリップフロップ４３ （Ｂ
ＡＣＴ−ＦＬＡＣ）をセントし、このセントによってバ
ッファ４０゜４１がアクティブとなり、コントロールバ
ス並びにコモンバスにコマンドやデータを出力する。
デコーダ３０によって送出前に予めバスアウトスタック
３４に記憶されたＣＢＳＹの反転信号によって、セント
リセットフリップフロップ４３がリセットされ、１個の
コマンドのあるいは一連のコマンドの送信を終了する（
リセットされた時、セントリセットフリップフロップの
出力がバッファ４０．４１に加わり、出力を停止する）
。
３４に記憶されたＣＢＳＹの反転信号によって、セント
リセットフリップフロップ４３がリセットされ、１個の
コマンドのあるいは一連のコマンドの送信を終了する（
リセットされた時、セントリセットフリップフロップの
出力がバッファ４０．４１に加わり、出力を停止する）
。
一方、コモンバスが他のユニットによって使用されず、
空状態であるならば、インタフェースアウドレジスタ３
９、バスアウトレジスタ３８に直接レジスタ３２並びに
スタックレジスタ３３で記憶するコマンドやデータが加
わり、ハソファ４０゜４１を介してコントロールバスと
コモンバスに出力される。
空状態であるならば、インタフェースアウドレジスタ３
９、バスアウトレジスタ３８に直接レジスタ３２並びに
スタックレジスタ３３で記憶するコマンドやデータが加
わり、ハソファ４０゜４１を介してコントロールバスと
コモンバスに出力される。
このようにバスの使用状態によって直接出力する場合と
バスアウトスタック３４に一時的に記憶し、バス解放時
に出力するようにしている。
バスアウトスタック３４に一時的に記憶し、バス解放時
に出力するようにしている。
本発明はバスが他のユニットによって占有されている時
にコマンドの一部をデコードしバスシーケンスコントロ
ール３１でシーケンスを作成し、バスアウトスタック３
４に記憶しているので、この間の処理はバス解放時に行
う必要はなく、直ちにバスにデータやコマンドを出力す
ることができる。リクエストバス（ＲＱ−ＢＵＳ）内の
ＲＱＮはコモンバス（ＣＯＭＭＯＮ ＢＵＳ）の使用
権の要求信号が各ユニットから加わり、オンとなってい
るリクエスト信号中量も優先順位の高いリクエストハス
つユニソトカ次のサイクルのコモンバスの使用権を得る
。
にコマンドの一部をデコードしバスシーケンスコントロ
ール３１でシーケンスを作成し、バスアウトスタック３
４に記憶しているので、この間の処理はバス解放時に行
う必要はなく、直ちにバスにデータやコマンドを出力す
ることができる。リクエストバス（ＲＱ−ＢＵＳ）内の
ＲＱＮはコモンバス（ＣＯＭＭＯＮ ＢＵＳ）の使用
権の要求信号が各ユニットから加わり、オンとなってい
るリクエスト信号中量も優先順位の高いリクエストハス
つユニソトカ次のサイクルのコモンバスの使用権を得る
。
前述した動作において、インタフェースアウトレジスタ
３９はコモンバスビジー（ＣＢＳＹ）をコントロールハ
スに出力する。これはコモンバスの使用権を得た後、コ
マンド又はデータを転送し、更に連続してコモンバスを
使用する時にオンとする。この信号をオンにすると次の
サイクルはこの信号をオンにしたユニットがコモンバス
を使用することができる。すなわち、プライオリティコ
ントロール４２からはＣＢＳＹによってＢＡＣＴフラグ
４３がリセットされても再度セットし、次のコマンドや
データを送出する。
３９はコモンバスビジー（ＣＢＳＹ）をコントロールハ
スに出力する。これはコモンバスの使用権を得た後、コ
マンド又はデータを転送し、更に連続してコモンバスを
使用する時にオンとする。この信号をオンにすると次の
サイクルはこの信号をオンにしたユニットがコモンバス
を使用することができる。すなわち、プライオリティコ
ントロール４２からはＣＢＳＹによってＢＡＣＴフラグ
４３がリセットされても再度セットし、次のコマンドや
データを送出する。
第３図はコモンバスに出力されるコマンド並びにデータ
の構成図である。
の構成図である。
ＴＡＧＯ，ＴＡＧＩが共に１．１である場合コマンドで
あることを示し、この時には４バイトがコマンド、更に
そのコマンドに続く４バイトがアドレスとなる。これに
よって１つの命令となる。
あることを示し、この時には４バイトがコマンド、更に
そのコマンドに続く４バイトがアドレスとなる。これに
よって１つの命令となる。
また、データである場合には、ＴＡＧＯがＯ，ＴＡＧＩ
が１であり、８バイ１〜全てがデータとなる。
が１であり、８バイ１〜全てがデータとなる。
なお、ＴＡＧＯ，ＴＡＧＩが共にＯの時あるいはＴＡＧ
Ｏが１、ＴＡＧｌがＯである場合、未定義であるがこれ
を他の状態に設定することも可能である。
Ｏが１、ＴＡＧｌがＯである場合、未定義であるがこれ
を他の状態に設定することも可能である。
第４図はタイミングの説明図である。コマンドとして８
バイトフエツチ（８ＢＦ）、８バイトフエツチエンド（
８ＢＦＢ） 、３バイトストア（８ＢＳ）、８バイトス
トアエンド（８ＢＳＲ）があ場合について説明する。例
えば８ビツトフエツチ（８ＢＦ）時、ユニッ）Ａがユニ
ットＢに８バイトフエソチコマンドヲ送す、ユニットＢ
がユニットＡに８バイトフエツチコマンドと８バイトフ
エツチデータをかえす時には、まずリクエストのプライ
オリティが高いものの要求が発生していない場合には、
直ちにあるＴＡＧＯ，ＴＡＧＩを１．１としコモンバス
に８ＢＦすなわち８バイトのフェッチを出力する。そし
てユニットＢがそれを受信する。
バイトフエツチ（８ＢＦ）、８バイトフエツチエンド（
８ＢＦＢ） 、３バイトストア（８ＢＳ）、８バイトス
トアエンド（８ＢＳＲ）があ場合について説明する。例
えば８ビツトフエツチ（８ＢＦ）時、ユニッ）Ａがユニ
ットＢに８バイトフエソチコマンドヲ送す、ユニットＢ
がユニットＡに８バイトフエツチコマンドと８バイトフ
エツチデータをかえす時には、まずリクエストのプライ
オリティが高いものの要求が発生していない場合には、
直ちにあるＴＡＧＯ，ＴＡＧＩを１．１としコモンバス
に８ＢＦすなわち８バイトのフェッチを出力する。そし
てユニットＢがそれを受信する。
送りかえす時には、リクエストＢがリクエストハス（Ｒ
Ｑ−ＢＵＳ）に出力される。なお、その次にＣＢＳＹを
出力すると共にＴＡＧＯ，ＴＡＧｌを１，１としコマン
ドハスｃＢＵＳに８ＢＦＥを出力する。ＣＢＳＹがたっ
ているので、次に続くデータが存在するとして、ＴＡＧ
Ｏ，ＴＡＧＩが０．１となり、データを続いて出力する
。
Ｑ−ＢＵＳ）に出力される。なお、その次にＣＢＳＹを
出力すると共にＴＡＧＯ，ＴＡＧｌを１，１としコマン
ドハスｃＢＵＳに８ＢＦＥを出力する。ＣＢＳＹがたっ
ているので、次に続くデータが存在するとして、ＴＡＧ
Ｏ，ＴＡＧＩが０．１となり、データを続いて出力する
。
このようなタイミングにおいて、従来においてはまずリ
クエストを発生し、プライオリティコントロール４２が
ＴＯＫ信号を出力した時に直ちにコマンドの一部を解析
し、ＣＢＳＹやＴＡＧを発生しインタフェースアウトレ
ジスタを介してコントロールバスに、また更にそのコマ
ンドやデータをコモンハ′スに出力しなければならなか
ったが、本発明によれば、予めＣＢＳＹやＴＡＧＯ，Ｔ
ＡＧｌが作成されているのでプライオリティコントロー
ル回路よりＴＯＫが出力されると直ちにコモンバスやコ
ントロールバスにそれらのデータ等を出力することがで
きる。
クエストを発生し、プライオリティコントロール４２が
ＴＯＫ信号を出力した時に直ちにコマンドの一部を解析
し、ＣＢＳＹやＴＡＧを発生しインタフェースアウトレ
ジスタを介してコントロールバスに、また更にそのコマ
ンドやデータをコモンハ′スに出力しなければならなか
ったが、本発明によれば、予めＣＢＳＹやＴＡＧＯ，Ｔ
ＡＧｌが作成されているのでプライオリティコントロー
ル回路よりＴＯＫが出力されると直ちにコモンバスやコ
ントロールバスにそれらのデータ等を出力することがで
きる。
以上述べたように本発明のよれば、予めＩＦＯＲへのＣ
ＢＳＹやタグのセントのデイレイを少なくして出力する
ことができ、またコモンハスへの出力条件が簡単である
ため、出力制御回路が簡単化する。
ＢＳＹやタグのセントのデイレイを少なくして出力する
ことができ、またコモンハスへの出力条件が簡単である
ため、出力制御回路が簡単化する。
第１図は本発明のブロック図、
第２図は実施例のシステム構成図、
第３図１ａｄ、 （ｂ）、 （ｃｌはコマンド、データ
タグの構成図、 第４図はタイミング説明図、 第５図は従来方式のシステム構成図、 第６図はシステム構成図である。 １・・・バス出力制御回路、 ２・・・バス出カスタンク、 ３・・・バス出力レジスタ、 Ｂ Ｕ Ｓ ・ ・ ・ ノマス。 特許出願人 富士通株式会社 本発明のブＵ７り図 第１図
タグの構成図、 第４図はタイミング説明図、 第５図は従来方式のシステム構成図、 第６図はシステム構成図である。 １・・・バス出力制御回路、 ２・・・バス出カスタンク、 ３・・・バス出力レジスタ、 Ｂ Ｕ Ｓ ・ ・ ・ ノマス。 特許出願人 富士通株式会社 本発明のブＵ７り図 第１図
Claims (1)
- 【特許請求の範囲】 １）ユニット間の情報の送受信をコモンバス（ＢＵＳ）
を介して行うシステムにおける前記ユニットに、 コマンドの一部が加わり、前記コモンバス（ＢＵＳ）に
出力する制御情報をデコードするバス出力制御回路（１
）と、 該バス出力制御回路（１）の出力と、前記コマンドの他
の一部とデータとが加わり記憶するバス出力スタック（
２）と、 前記バス出力制御回路（１）の出力とデータからなる第
１の情報と、バス出力スタック（２）に記憶された前記
バス出力制御回路（１）の出力とデータとからなる第２
の情報のうち、一方の情報を選択的に前記コモンバス（
ＢＵＳ）に出力するバス出力レジスタ（３）とを設けて
なることを特徴とするスタック方式。 ２）前記バス出力レジスタ（３）は、前記コモンバス（
ＢＵＳ）が他のユニットによって使用中である時に前記
バス出力スタック（２）に記憶されたバス出力制御回路
（１）の出力とデータとを選択してバス使用可である時
に前記コモンバス（ＢＵＳ）に出力することを特徴とす
る請求項１記載のスタック方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233504A JP2564624B2 (ja) | 1988-09-20 | 1988-09-20 | スタック方式 |
| AU41557/89A AU613525B2 (en) | 1988-09-20 | 1989-09-19 | A stack system |
| EP89309561A EP0360583B1 (en) | 1988-09-20 | 1989-09-20 | A stack system |
| ES89309561T ES2094123T3 (es) | 1988-09-20 | 1989-09-20 | Sistema de apilado. |
| KR1019890013549A KR920004404B1 (ko) | 1988-09-20 | 1989-09-20 | 스택(stack)시스템 |
| DE68926897T DE68926897T2 (de) | 1988-09-20 | 1989-09-20 | Stapelsystem |
| US07/884,240 US5307467A (en) | 1988-09-20 | 1992-05-11 | Stack system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233504A JP2564624B2 (ja) | 1988-09-20 | 1988-09-20 | スタック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282339A true JPH0282339A (ja) | 1990-03-22 |
| JP2564624B2 JP2564624B2 (ja) | 1996-12-18 |
Family
ID=16956065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233504A Expired - Fee Related JP2564624B2 (ja) | 1988-09-20 | 1988-09-20 | スタック方式 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5307467A (ja) |
| EP (1) | EP0360583B1 (ja) |
| JP (1) | JP2564624B2 (ja) |
| KR (1) | KR920004404B1 (ja) |
| AU (1) | AU613525B2 (ja) |
| DE (1) | DE68926897T2 (ja) |
| ES (1) | ES2094123T3 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590304A (en) * | 1994-06-13 | 1996-12-31 | Covex Computer Corporation | Circuits, systems and methods for preventing queue overflow in data processing systems |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5255448A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Information processor |
| JPS61131154A (ja) * | 1984-11-30 | 1986-06-18 | Toshiba Corp | デ−タ転送制御方式 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161778A (en) * | 1977-07-19 | 1979-07-17 | Honeywell Information Systems, Inc. | Synchronization control system for firmware access of high data rate transfer bus |
| US4407016A (en) * | 1981-02-18 | 1983-09-27 | Intel Corporation | Microprocessor providing an interface between a peripheral subsystem and an object-oriented data processor |
| EP0078034B1 (en) * | 1981-10-22 | 1987-01-14 | Nec Corporation | Data processing machine suitable for high-speed processing |
| JPS5896343A (ja) * | 1981-12-02 | 1983-06-08 | Hitachi Ltd | デ−タスキユウバツフアカイロ |
| JPS5943651A (ja) * | 1982-09-02 | 1984-03-10 | Victor Co Of Japan Ltd | デ−タ伝送システム |
| US4635194A (en) * | 1983-05-02 | 1987-01-06 | International Business Machines Corporation | Instruction buffer bypass apparatus |
| JPS615365A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 情報処理システム |
| US4744023A (en) * | 1985-12-16 | 1988-05-10 | American Telephone And Telegraph Company, At&T Information Systems | Processor access control arrangement in a multiprocessor system |
| US4851993A (en) * | 1987-04-20 | 1989-07-25 | Amdahl Corporation | Cache move-in bypass |
-
1988
- 1988-09-20 JP JP63233504A patent/JP2564624B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-19 AU AU41557/89A patent/AU613525B2/en not_active Ceased
- 1989-09-20 KR KR1019890013549A patent/KR920004404B1/ko not_active Expired
- 1989-09-20 EP EP89309561A patent/EP0360583B1/en not_active Expired - Lifetime
- 1989-09-20 ES ES89309561T patent/ES2094123T3/es not_active Expired - Lifetime
- 1989-09-20 DE DE68926897T patent/DE68926897T2/de not_active Expired - Fee Related
-
1992
- 1992-05-11 US US07/884,240 patent/US5307467A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255448A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Information processor |
| JPS61131154A (ja) * | 1984-11-30 | 1986-06-18 | Toshiba Corp | デ−タ転送制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5307467A (en) | 1994-04-26 |
| JP2564624B2 (ja) | 1996-12-18 |
| EP0360583A2 (en) | 1990-03-28 |
| KR900005312A (ko) | 1990-04-14 |
| EP0360583B1 (en) | 1996-07-31 |
| ES2094123T3 (es) | 1997-01-16 |
| EP0360583A3 (en) | 1991-10-30 |
| DE68926897D1 (de) | 1996-09-05 |
| AU613525B2 (en) | 1991-08-01 |
| DE68926897T2 (de) | 1996-12-12 |
| AU4155789A (en) | 1990-07-19 |
| KR920004404B1 (ko) | 1992-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |