JPH0282580A - 縦型ｍｏｓｆｅｔ - Google Patents
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- JPH0282580A JPH0282580A JP63234109A JP23410988A JPH0282580A JP H0282580 A JPH0282580 A JP H0282580A JP 63234109 A JP63234109 A JP 63234109A JP 23410988 A JP23410988 A JP 23410988A JP H0282580 A JPH0282580 A JP H0282580A
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- gate electrode
- gate
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
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- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型ＭＯＳ Ｆ ＥＴの耐圧向−ヒとオン抵抗
低減に関するものである。
低減に関するものである。
（ロ）従来の技術
縦型Ｄ Ｓ Ａ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａ
ｌｉｇｎｍｅｎｔ ）構造の縦型ＭＯＳ Ｆ ＥＴは一
平面上に多数の素子（セル）を等間隔に並べることによ
り高耐圧化と大電流化が図られ、高電圧高速スイッチン
グ用として使用されている（特開昭６１−８０８５９、
ＨＯＩＩ、 ２９／７８）。
ｌｉｇｎｍｅｎｔ ）構造の縦型ＭＯＳ Ｆ ＥＴは一
平面上に多数の素子（セル）を等間隔に並べることによ
り高耐圧化と大電流化が図られ、高電圧高速スイッチン
グ用として使用されている（特開昭６１−８０８５９、
ＨＯＩＩ、 ２９／７８）。
断る構造の縦型ＭＯ５ＦＥＴは、第３図及び第４図に示
す如く、底部に高濃度Ｎ３型層（１）を有するＮ−型シ
リコン基体（２）をドレインとして、その表面上に所定
の間隔でゲート電極（ポリＳｉゲート）（３）が配置さ
れ、このゲート電極（３〉の下にチャンネル部を作るよ
うに基体（２）表面にＰ型拡散領域（４）とＮ＋型ソー
ス領域〈５）を形成したもので、ゲートへの電圧印加に
よってゲート下のＰ型拡散領域（４）（チャンネル部）
を通るドレイン電流ＩＤｓを制御するようにＭＯＳＦＥ
Ｔを動作させるものである。
す如く、底部に高濃度Ｎ３型層（１）を有するＮ−型シ
リコン基体（２）をドレインとして、その表面上に所定
の間隔でゲート電極（ポリＳｉゲート）（３）が配置さ
れ、このゲート電極（３〉の下にチャンネル部を作るよ
うに基体（２）表面にＰ型拡散領域（４）とＮ＋型ソー
ス領域〈５）を形成したもので、ゲートへの電圧印加に
よってゲート下のＰ型拡散領域（４）（チャンネル部）
を通るドレイン電流ＩＤｓを制御するようにＭＯＳＦＥ
Ｔを動作させるものである。
従来の縦型ＭＯＳ Ｆ ＥＴの各セル（６）の形状は、
第３図に示すように四角形となって等間隔で縦横方向に
配列され、四角形の中心からソース電極を取出し、ゲー
ト電極（３）からはその上の絶縁膜のスルーホールを通
して共通のゲート電極を取出すようになっている。
第３図に示すように四角形となって等間隔で縦横方向に
配列され、四角形の中心からソース電極を取出し、ゲー
ト電極（３）からはその上の絶縁膜のスルーホールを通
して共通のゲート電極を取出すようになっている。
そして、各セル（６）のチャンネル部形成にあたっては
、ゲート電極（３）を利用したセルファライン技術によ
りＰ型拡散領域（４）とソース領域（５）を形成するが
、ゲート電極（３）によるセル（６）形状が四角形を成
すことにより、セル（６）のコーナー部（７）への不純
物拡散が他の部分（辺部）への不純物拡散に比べて少な
く、従ってコーナー部（７）のチャンネル部は凸型の球
面形状のＰＮ接合を形成し、逆バイアス時の電界強度が
他よりも大きくなる。その為、セル（６）のコーナー部
（７）で電界集中を発生し、この部分における耐圧が縦
型ＭＯ８ＦＥＴの耐圧を決定していた。尚、（８）はチ
ャンネル部の輪郭を示す。そのうえ、不純物濃度が薄く
なるので、コーナー部（７）が他の辺部より早くオンし
、リークが発生したり、動作上電流分布が不均一となる
為低Ｖａｓ＜：ｏｆｆ）化の妨げになっていた。
、ゲート電極（３）を利用したセルファライン技術によ
りＰ型拡散領域（４）とソース領域（５）を形成するが
、ゲート電極（３）によるセル（６）形状が四角形を成
すことにより、セル（６）のコーナー部（７）への不純
物拡散が他の部分（辺部）への不純物拡散に比べて少な
く、従ってコーナー部（７）のチャンネル部は凸型の球
面形状のＰＮ接合を形成し、逆バイアス時の電界強度が
他よりも大きくなる。その為、セル（６）のコーナー部
（７）で電界集中を発生し、この部分における耐圧が縦
型ＭＯ８ＦＥＴの耐圧を決定していた。尚、（８）はチ
ャンネル部の輪郭を示す。そのうえ、不純物濃度が薄く
なるので、コーナー部（７）が他の辺部より早くオンし
、リークが発生したり、動作上電流分布が不均一となる
為低Ｖａｓ＜：ｏｆｆ）化の妨げになっていた。
（ハ）発明が解決しようとする課題
このように、従来の縦型ＭＯＳＦＥＴはセル（６）のコ
ーナー部（７）で耐圧が決定されてしまう欠点があった
。また、コーナー部（７）のＰＮ接合の曲率を緩和する
為チャンネル部を浅くすることができず、従ってセル（
６）の微細化が難しい欠点があった。更には微細化が困
難である為、ＭＯＳＦＥＴのチャンネル幅ＧＷ（セルの
周囲長の総和）を増大してオン抵抗Ｒ□（ｏｎ ）を減
少することも困難である欠点があった。
ーナー部（７）で耐圧が決定されてしまう欠点があった
。また、コーナー部（７）のＰＮ接合の曲率を緩和する
為チャンネル部を浅くすることができず、従ってセル（
６）の微細化が難しい欠点があった。更には微細化が困
難である為、ＭＯＳＦＥＴのチャンネル幅ＧＷ（セルの
周囲長の総和）を増大してオン抵抗Ｒ□（ｏｎ ）を減
少することも困難である欠点があった。
（ニ）課題を解決するための手段
本発明は斯上した欠点に鑑み、チャンネル部の】−ナ一
部（２３）が形成するＰＮ接合が凹型の曲面を形成する
ようにＰ型拡散領域（１３）を格子状に形成し、ゲート
電極（１５）は夫々が独立するようアイランド状に形成
することにより、コーナー部（２３）での耐圧劣化を防
止した縦型ＭＯＳＦＥＴを提供するものである。
部（２３）が形成するＰＮ接合が凹型の曲面を形成する
ようにＰ型拡散領域（１３）を格子状に形成し、ゲート
電極（１５）は夫々が独立するようアイランド状に形成
することにより、コーナー部（２３）での耐圧劣化を防
止した縦型ＭＯＳＦＥＴを提供するものである。
更に、夫々が独立したゲート電極（１５）を接続電極（
１７）で電気的に接続することにより、多層配線構造を
用いることの無い、簡略化した構造の縦型ＭＯ８ＦＥＴ
を提供するものである。
１７）で電気的に接続することにより、多層配線構造を
用いることの無い、簡略化した構造の縦型ＭＯ８ＦＥＴ
を提供するものである。
（＊）作用
本発明によれば、コーナー部（２３）のＰＮ接合が凹型
の曲面形状を成すので、電界が分散され、集中は起らな
い。また、チャンネルのコーナー８Ｉζ（７）は他の部
分より不純物濃度が高くなる為、ノーク電流源にはなら
ず、低Ｖ ６ｓ （ｏｆｆ ）化が容易である。
の曲面形状を成すので、電界が分散され、集中は起らな
い。また、チャンネルのコーナー８Ｉζ（７）は他の部
分より不純物濃度が高くなる為、ノーク電流源にはなら
ず、低Ｖ ６ｓ （ｏｆｆ ）化が容易である。
また、夫々のゲート電極＜１５）が接続電極（１７）で
接続きれているので、夫々のゲート電極（１５）を電気
的に共通にできる。
接続きれているので、夫々のゲート電極（１５）を電気
的に共通にできる。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図及び第２図は本発明の縦型ＭＯＳＦＥＴを示す゛
Ｆ面図及びＡＡ線断面図を示す。（１１）は裏面にドレ
イン電極が設けられる比較的低比抵抗のＮ＋型シリコン
半導体基板、（１２）は基板（１１）表面に設けられ共
通のドレイン領域となる比較的高比抵抗のＮ型エピタキ
シャル層、＜１３）はＮ型エピタキシャル層（１２）の
表面に格子状に形成したＰ型の拡散領域、（１４）はＰ
型拡散領域（１３）表面の一部に形成したＮ”型拡散領
域（ソース領域）、（１５）はソース領域（１４）と露
出したＮ型エピタキシャル層（１２）とに挾まれたＰ型
拡散領域（１３）が形成するチャンネル領域の上にゲー
ト酸化膜（１６）を介して形成したゲート電極、（１７
）は夫々独立したゲート電極を橋絡する接続電極、（１
８）はＰ型拡散領域（１３）とＮ″″型ソース領域（１
４）の双方にコンタクトするソース電極、（１９）はそ
のコンタクトホールを夫々示す。
Ｆ面図及びＡＡ線断面図を示す。（１１）は裏面にドレ
イン電極が設けられる比較的低比抵抗のＮ＋型シリコン
半導体基板、（１２）は基板（１１）表面に設けられ共
通のドレイン領域となる比較的高比抵抗のＮ型エピタキ
シャル層、＜１３）はＮ型エピタキシャル層（１２）の
表面に格子状に形成したＰ型の拡散領域、（１４）はＰ
型拡散領域（１３）表面の一部に形成したＮ”型拡散領
域（ソース領域）、（１５）はソース領域（１４）と露
出したＮ型エピタキシャル層（１２）とに挾まれたＰ型
拡散領域（１３）が形成するチャンネル領域の上にゲー
ト酸化膜（１６）を介して形成したゲート電極、（１７
）は夫々独立したゲート電極を橋絡する接続電極、（１
８）はＰ型拡散領域（１３）とＮ″″型ソース領域（１
４）の双方にコンタクトするソース電極、（１９）はそ
のコンタクトホールを夫々示す。
Ｐ型拡散領域（１３）はエピタキシャル層（１２）表面
に格子状に形成するので、その結果Ｎ型エピタキシャル
層（１２）はＰ型拡散領域（１３）に囲まれて表面に露
出し、露出部分がタイル状に点在する。
に格子状に形成するので、その結果Ｎ型エピタキシャル
層（１２）はＰ型拡散領域（１３）に囲まれて表面に露
出し、露出部分がタイル状に点在する。
ゲート電極（１５）は、−例として四角形状を成し前記
格子状パターンの網目に相当する部分、つまり前記エピ
タキシャル層（１２）の露出部分を覆う様にして縦横に
配設される。そして、ゲート電極（Ｎ５）の４個のコー
ナー部には夫々斜め方向に延在する接続電極（１７）が
設けられ、これが近接するゲート電極（１５）を夫々接
続することにより、全てのゲート電極（１５）を同電位
とする。
格子状パターンの網目に相当する部分、つまり前記エピ
タキシャル層（１２）の露出部分を覆う様にして縦横に
配設される。そして、ゲート電極（Ｎ５）の４個のコー
ナー部には夫々斜め方向に延在する接続電極（１７）が
設けられ、これが近接するゲート電極（１５）を夫々接
続することにより、全てのゲート電極（１５）を同電位
とする。
ソース電極（１８）は、酸化膜（２０）を介してゲート
電極（１５）を覆う様に形成され、接続電極（１７）を
避ける為ゲート電極（１５）の側辺部でＰ型拡散領域（
１３）とＮ３型ソース領域（１４）の双方にコンタクト
する。
電極（１５）を覆う様に形成され、接続電極（１７）を
避ける為ゲート電極（１５）の側辺部でＰ型拡散領域（
１３）とＮ３型ソース領域（１４）の双方にコンタクト
する。
ゲート電極（１５）下のチャンネル部形成にあたっては
、先ずエピタキシャルＢ（１２）表面にＰ型拡散領域（
１３）のうちの深い領域を形成する為のＰ型不純物（ボ
ロン等）を選択的にデボジ・７トした後、エピタキシャ
ル層（１２〉表面に膜厚１０００人程度０ゲート酸化膜
（１６）と膜厚５０００乃至８０００人のポリシリコン
層を生成し、このポリシリコンＪａをアイランド状にパ
ターニングすることでゲート電極〈１５〉を形成し、ゲ
ート電極（１５）をマスクとしたセルファライン技術に
より全面にＰ型不純物（ポロン等）をイオン注入し、先
に導入したＰ型不純物と共にこのＰ型不純物を熱拡散し
てＰ型拡散領域（１３）を形成し、今度はゲート電極（
１５）とパターニングしたホトレジスト膜をマスクとし
たセルファライン技術によりＮ型不純物（リン等）をイ
オン注入してＮ＋型ソース領域（１４）を形成し、その
結果Ｐ型拡散領域（１３〉とＮ１型ソース領域（１４）
が規定するゲート電極（１５）下のＰ型拡散領域（１３
〉がチャンネル部となる。そして、ゲート電極（１５〉
を覆う様にＣＶＤｌ９化膜（２０）を生成し、Ｐ型拡散
領域（１３）上に夫々コンタクトホール（１９）を形成
した後全面に電極配ｍ層を形成し、この電極配線層をパ
ターニングしてソース電極（１８）を形成することによ
り本願のＭＯＳ Ｆ ＥＴを得る。尚、電極配！！層材
料としてはアルミニウム（Ａ１）、アルミニウム・シリ
コン（Ａｌ−Ｓｉ）、タングステン（Ｗ）等が選択され
る。
、先ずエピタキシャルＢ（１２）表面にＰ型拡散領域（
１３）のうちの深い領域を形成する為のＰ型不純物（ボ
ロン等）を選択的にデボジ・７トした後、エピタキシャ
ル層（１２〉表面に膜厚１０００人程度０ゲート酸化膜
（１６）と膜厚５０００乃至８０００人のポリシリコン
層を生成し、このポリシリコンＪａをアイランド状にパ
ターニングすることでゲート電極〈１５〉を形成し、ゲ
ート電極（１５）をマスクとしたセルファライン技術に
より全面にＰ型不純物（ポロン等）をイオン注入し、先
に導入したＰ型不純物と共にこのＰ型不純物を熱拡散し
てＰ型拡散領域（１３）を形成し、今度はゲート電極（
１５）とパターニングしたホトレジスト膜をマスクとし
たセルファライン技術によりＮ型不純物（リン等）をイ
オン注入してＮ＋型ソース領域（１４）を形成し、その
結果Ｐ型拡散領域（１３〉とＮ１型ソース領域（１４）
が規定するゲート電極（１５）下のＰ型拡散領域（１３
〉がチャンネル部となる。そして、ゲート電極（１５〉
を覆う様にＣＶＤｌ９化膜（２０）を生成し、Ｐ型拡散
領域（１３）上に夫々コンタクトホール（１９）を形成
した後全面に電極配ｍ層を形成し、この電極配線層をパ
ターニングしてソース電極（１８）を形成することによ
り本願のＭＯＳ Ｆ ＥＴを得る。尚、電極配！！層材
料としてはアルミニウム（Ａ１）、アルミニウム・シリ
コン（Ａｌ−Ｓｉ）、タングステン（Ｗ）等が選択され
る。
従って、ソース領域（１４）を形成するＮ型不純物は接
続電極（１７）の下にはイオン注入されないので、ソー
ス領域（１４）はリング形状にならず、ゲート電極（１
５）の周囲に分割して形成される。ゲート電極（１５）
のコーナー部分は本来あまりドレイン電流Ｉｏに関与し
ないので、ソース領域（１４）がチャンネル部分の周囲
長より短くならない限り電流容量が減少することは無い
。
続電極（１７）の下にはイオン注入されないので、ソー
ス領域（１４）はリング形状にならず、ゲート電極（１
５）の周囲に分割して形成される。ゲート電極（１５）
のコーナー部分は本来あまりドレイン電流Ｉｏに関与し
ないので、ソース領域（１４）がチャンネル部分の周囲
長より短くならない限り電流容量が減少することは無い
。
斯る構成によれば、チャンネル部がアイランド状に形成
されたゲート電極り１５）の内側へ形成される為、四角
形状のコーナー部のＰＮ接合は内側へ折れ曲った形状を
成し、従って第１図に、示す如く、前記ＰＮ接合からエ
ピタキシャル層（１２ＭＩｌ！Ｉへ形成される空乏層（
２１）も前記ＰＮ接合の形状に沿ったものとなる。この
様な形状では、エピタキシャル層（１２）からＰ型拡散
領域（１３）への電界は集中せず、前記空乏層（２１）
の凹曲面状に沿って分散することになる。その為、本願
のＭＯＳＦＥＴの耐圧は純粋にゲート電極（１５）側辺
のチャンネル部でのパンチスルー又はツェナー降伏電圧
で決マリ、コーナー部での耐圧劣化は無い。Ｐ型拡散領
域（１３）の深い部分もまた、格子状に形成した結果コ
ーナー部分が凹曲面を成すので、前記耐圧を劣化させな
い。
されたゲート電極り１５）の内側へ形成される為、四角
形状のコーナー部のＰＮ接合は内側へ折れ曲った形状を
成し、従って第１図に、示す如く、前記ＰＮ接合からエ
ピタキシャル層（１２ＭＩｌ！Ｉへ形成される空乏層（
２１）も前記ＰＮ接合の形状に沿ったものとなる。この
様な形状では、エピタキシャル層（１２）からＰ型拡散
領域（１３）への電界は集中せず、前記空乏層（２１）
の凹曲面状に沿って分散することになる。その為、本願
のＭＯＳＦＥＴの耐圧は純粋にゲート電極（１５）側辺
のチャンネル部でのパンチスルー又はツェナー降伏電圧
で決マリ、コーナー部での耐圧劣化は無い。Ｐ型拡散領
域（１３）の深い部分もまた、格子状に形成した結果コ
ーナー部分が凹曲面を成すので、前記耐圧を劣化させな
い。
また、マルチゲート構造としながら接続電極（１７）に
よって全てのゲート電極（１５）を電気的に接続できる
ので、配線がポリシリコン層とソース１ヒ極（１Ｂ）層
だけで済む他、ソース電極（１８）を全面に形成しゲー
ト電極（１５）を囲むようにコンタクトできるので、ゲ
ート電極（１５）の周囲から効率的にドレイン電流ＩＯ
を供給できる。
よって全てのゲート電極（１５）を電気的に接続できる
ので、配線がポリシリコン層とソース１ヒ極（１Ｂ）層
だけで済む他、ソース電極（１８）を全面に形成しゲー
ト電極（１５）を囲むようにコンタクトできるので、ゲ
ート電極（１５）の周囲から効率的にドレイン電流ＩＯ
を供給できる。
（ト）発明の詳細
な説明した如く、本発明によればマルチゲート構造とし
ゲート電極（１５）のコーナー部分における電界集中を
防止したので、耐圧が向上し且つ微細化することでＭＯ
ＳＦＥＴのチャンネル幅を増大し、オン抵抗Ｒｏｓ（ｏ
ｎ）を低減できる利点を有する。
ゲート電極（１５）のコーナー部分における電界集中を
防止したので、耐圧が向上し且つ微細化することでＭＯ
ＳＦＥＴのチャンネル幅を増大し、オン抵抗Ｒｏｓ（ｏ
ｎ）を低減できる利点を有する。
また、マルチゲート構造としながら接続電極（１７）を
設けることにより、構成が簡単でソース電極（１８）が
ゲート電極（１５）を囲む様にコンタクトできる構造を
実現できる利点をも有する。
設けることにより、構成が簡単でソース電極（１８）が
ゲート電極（１５）を囲む様にコンタクトできる構造を
実現できる利点をも有する。
第１図及び第２図は夫々本発明の一実施例を説明する為
の平面図及び断面図、第３図及び第４図は従来例を説明
する為の平面図及び断面図である。
の平面図及び断面図、第３図及び第４図は従来例を説明
する為の平面図及び断面図である。
Claims (4)
- （１）第１導電型半導体基体をドレインとして、その一
主表面の一部に第２導電型の拡散領域が形成され、 前記拡散領域表面の一部に第１導電型のソース領域が形
成され、 前記ソース領域と前記基体とに挾まれたチャンネル領域
となるべき第２導電型拡散領域上にゲート絶縁膜を介し
てゲート電極が形成され、 前記ソース領域と第２導電型拡散領域の双方にコンタク
トするソース電極が形成された縦型ＭＯＳＦＥＴにおい
て、 前記第２導電型拡散領域を格子状に形成しその網目部分
に夫々が独立するようにアイランド状の前記ゲート電極
を配設すると共に、 前記ゲート電極の一部に前記ゲート電極と連続する接続
電極を設け、前記独立したゲート電極を前記接続電極で
橋絡したことを特徴とする縦型ＭＯＳＦＥＴ。 - （２）前記ゲート電極と接続電極は同層のポリシリコン
層で、前記ソース電極は次層のＡｌ又はＡｌ−Ｓｉ層で
構成されていることを特徴とする請求項第１項に記載の
縦型ＭＯＳＦＥＴ。 - （３）前記ゲート電極は四角形状を成して縦横に配置さ
れると共に、前記接続電極が前記ゲート電極のコーナー
部から斜め方向に延在し、且つ４個のゲート電極が共通
の接続電極で橋絡されていることを特徴とする請求項第
１項に記載の縦型ＭＯＳＦＥＴ。 - （４）前記ゲート電極と接続電極は同層のポリシリコン
層で、前記ソース電極は次層のＡｌ又はＡｌ−Ｓｉ層で
構成され、且つ前記ソース電極は前記ゲート電極のコー
ナー部分を除く４辺４箇所でコンタクトし前記ゲート電
極を覆う様に形成したことを特徴とする請求項第３項に
記載の縦型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234109A JPH07118542B2 (ja) | 1988-09-19 | 1988-09-19 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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