JPH0821714B2 - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH0821714B2 JPH0821714B2 JP63308043A JP30804388A JPH0821714B2 JP H0821714 B2 JPH0821714 B2 JP H0821714B2 JP 63308043 A JP63308043 A JP 63308043A JP 30804388 A JP30804388 A JP 30804388A JP H0821714 B2 JPH0821714 B2 JP H0821714B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチセルタイプの絶縁ゲート電界効果トラン
ジスタの高耐圧化構造に関するものである。
ジスタの高耐圧化構造に関するものである。
今日、電力用絶縁ゲート電界効果トランジスタは高周波
スイツチング電源を始めとして広い分野で使用されてい
る。従来のこの種の電界効果トランジスタは第５図に示
すように出発母材となるn+形領域1aとその上面にエピタ
キシヤル成長させて形成したｎ形領域1bとから成るドレ
イン領域１と、ｎ形領域の表面に露出する部分を有して
ｎ形領域に包囲されたｐ形領域から成るバルク領域２
と、バルク領域２の表面に露出する部分を有してバルク
領域２に包囲された環状のn+形領域から成るソース領域
３と、バルク領域２の表面側に絶縁膜４を介して形成さ
れたゲート電極５と、バルク領域２及びソース領域３に
接触するソース電極（第１の主電極）６と、ドレイン領
域１に接触するドレイン電極（第２の主電極）７とを有
する。なお、ゲート電極５とソース電極６とは絶縁膜10
を介して電気的に絶縁されている。このように構成され
た電界効果トランジスタにおいては、ソース電極６とド
レイン電極７との間にドレイン電極７側を正とする電圧
VDSを印加し、さらにゲート電極５にソース電極６に対
して正のオン電圧を印加すると、ゲート電極５の下のバ
ルク領域６がｎ形に反転してチヤンネルが形成され、ド
レイン領域１からソース領域３へと主として縦方向にド
レイン電流IDが流れる。ここで、上記の電圧VDSが増加
すると、第５図に模式的に示すように空乏層８が拡が
る。空乏層８はブレークダウンが生じるまでこの電圧を
支える。なお空乏層８は、ドレイン領域１とセル領域９
（バルク領域２）との間のpn接合から伸びる空乏層とゲ
ート電極５の電界効果によりゲート電極下に拡がる空乏
層とが一体化したものである。
スイツチング電源を始めとして広い分野で使用されてい
る。従来のこの種の電界効果トランジスタは第５図に示
すように出発母材となるn+形領域1aとその上面にエピタ
キシヤル成長させて形成したｎ形領域1bとから成るドレ
イン領域１と、ｎ形領域の表面に露出する部分を有して
ｎ形領域に包囲されたｐ形領域から成るバルク領域２
と、バルク領域２の表面に露出する部分を有してバルク
領域２に包囲された環状のn+形領域から成るソース領域
３と、バルク領域２の表面側に絶縁膜４を介して形成さ
れたゲート電極５と、バルク領域２及びソース領域３に
接触するソース電極（第１の主電極）６と、ドレイン領
域１に接触するドレイン電極（第２の主電極）７とを有
する。なお、ゲート電極５とソース電極６とは絶縁膜10
を介して電気的に絶縁されている。このように構成され
た電界効果トランジスタにおいては、ソース電極６とド
レイン電極７との間にドレイン電極７側を正とする電圧
VDSを印加し、さらにゲート電極５にソース電極６に対
して正のオン電圧を印加すると、ゲート電極５の下のバ
ルク領域６がｎ形に反転してチヤンネルが形成され、ド
レイン領域１からソース領域３へと主として縦方向にド
レイン電流IDが流れる。ここで、上記の電圧VDSが増加
すると、第５図に模式的に示すように空乏層８が拡が
る。空乏層８はブレークダウンが生じるまでこの電圧を
支える。なお空乏層８は、ドレイン領域１とセル領域９
（バルク領域２）との間のpn接合から伸びる空乏層とゲ
ート電極５の電界効果によりゲート電極下に拡がる空乏
層とが一体化したものである。
第５図の電界効果トランジスタは、第６図に示すよう
にソース領域３とそれを包囲するバルク領域２から成る
多数個の島状領域（以下、セル領域と称する）９がドレ
イン領域１に形成されているマルチセルタイプの電界効
果トランジスタとなつている。周知のように、セル領域
９の４つの角部は図示のように丸めてはあつても、直線
状の辺部に比べると電界集中が生じ易い。このため、高
耐圧化を図る上では不利である。
にソース領域３とそれを包囲するバルク領域２から成る
多数個の島状領域（以下、セル領域と称する）９がドレ
イン領域１に形成されているマルチセルタイプの電界効
果トランジスタとなつている。周知のように、セル領域
９の４つの角部は図示のように丸めてはあつても、直線
状の辺部に比べると電界集中が生じ易い。このため、高
耐圧化を図る上では不利である。
そこで、本発明の目的は、オン抵抗が低く且つ耐圧が
高いマルチセルタイプの絶縁ゲート電界効果トランジス
タを提供することにある。
高いマルチセルタイプの絶縁ゲート電界効果トランジス
タを提供することにある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、実施例を示す図
面の符号を参照して説明すると、バルク領域２とこのバ
ルク領域２の中に形成されたソース領域３とから成るセ
ル領域９がドレイン領域１内に島状に複数個配置されて
いるマルチセルタイプの絶縁ゲート電界効果トランジス
タにおいて、前記複数個のセル領域は第１のセル領域と
前記第１のセル領域に対して互いに等しい間隔を有して
前記第１のセル領域の周囲に配置された複数の第２のセ
ル領域とを有し、前記第１及び第２のセル領域の平面形
状は略正四角形又は略正六角形であり、前記第１のセル
領域の互いに対向する複数の対の角部を結ぶ複数の仮想
直線の延長線上に前記第２のセル領域のそれぞれが配置
され、前記第２のセル領域の中心及び角部が前記仮想直
線の延長線上に位置し、前記第１のセル領域の角部とこ
れに隣り合う前記第２のセル領域の角部との間の距離が
前記第１のセル領域の辺部とこれに隣り合う前記第２の
セル領域の辺部との間の距離よりも小さく設定され、前
記ドレイン領域１は高不純物濃度の第１の領域（例えば
n+形領域）1aと前記第１の領域1aよりも不純物濃度が低
い第２の領域（例えばｎ形領域）1bと前記第２の領域1b
よりも不純物濃度が高い第３の領域（例えばn+形領域）
1cとを有し、前記第１の領域1aにドレイン電極７が接続
され、前記第２の領域1bは前記第１の領域1aに隣接して
いると共に前記バルク領域２と前記第１の領域1aとの間
に介在し且つエピタキシャル成長で形成され、前記第３
の領域1cは前記第１のセル領域と前記２のセル領域との
対向間に配置されていることを特徴とする絶縁ゲート電
界効果トランジスタに係わるものである。
面の符号を参照して説明すると、バルク領域２とこのバ
ルク領域２の中に形成されたソース領域３とから成るセ
ル領域９がドレイン領域１内に島状に複数個配置されて
いるマルチセルタイプの絶縁ゲート電界効果トランジス
タにおいて、前記複数個のセル領域は第１のセル領域と
前記第１のセル領域に対して互いに等しい間隔を有して
前記第１のセル領域の周囲に配置された複数の第２のセ
ル領域とを有し、前記第１及び第２のセル領域の平面形
状は略正四角形又は略正六角形であり、前記第１のセル
領域の互いに対向する複数の対の角部を結ぶ複数の仮想
直線の延長線上に前記第２のセル領域のそれぞれが配置
され、前記第２のセル領域の中心及び角部が前記仮想直
線の延長線上に位置し、前記第１のセル領域の角部とこ
れに隣り合う前記第２のセル領域の角部との間の距離が
前記第１のセル領域の辺部とこれに隣り合う前記第２の
セル領域の辺部との間の距離よりも小さく設定され、前
記ドレイン領域１は高不純物濃度の第１の領域（例えば
n+形領域）1aと前記第１の領域1aよりも不純物濃度が低
い第２の領域（例えばｎ形領域）1bと前記第２の領域1b
よりも不純物濃度が高い第３の領域（例えばn+形領域）
1cとを有し、前記第１の領域1aにドレイン電極７が接続
され、前記第２の領域1bは前記第１の領域1aに隣接して
いると共に前記バルク領域２と前記第１の領域1aとの間
に介在し且つエピタキシャル成長で形成され、前記第３
の領域1cは前記第１のセル領域と前記２のセル領域との
対向間に配置されていることを特徴とする絶縁ゲート電
界効果トランジスタに係わるものである。
［発明の作用及び効果］ 本発明の絶縁ゲート電界効果トランジスタでは、第１
のセル領域と第２のセル領域の対向間のドレイン領域の
上部に高不純物濃度の領域1cが形成されているためオン
抵抗の減少が図られている。このようにドレイン領域の
上部に高不純物濃度の第３の領域を形成すると、セル領
域の角部の耐圧が低くなり易いが、本発明では第１のセ
ル領域の互いに対向する対の角部を結ぶ仮想直線の延長
線上に第２のセル領域の中心及び対の角部を配置し、第
１及び第２のセル領域の角部の相互間の距離を辺部の相
互間の距離よりも小さく設定したので、第１及び第２の
セル領域の角部の間のドレイン領域が辺部間のドレイン
領域に先立つて空乏層に満たされる。このため、電界集
中の起り易い第１及び第２のセル領域の角部の降伏電圧
が上昇し、耐圧の低下が抑制される。また、第１及び第
２のセル領域の辺部の間の距離は角部の間の距離よりも
大きいので、辺部の間に比較的大面積のドレイン領域が
存在し、ここがドレイン電流の通路として有効に働く。
結果として、オン抵抗が小さく且つ高耐圧化した絶縁ゲ
ート電界効果トランジスタを提供できる。
のセル領域と第２のセル領域の対向間のドレイン領域の
上部に高不純物濃度の領域1cが形成されているためオン
抵抗の減少が図られている。このようにドレイン領域の
上部に高不純物濃度の第３の領域を形成すると、セル領
域の角部の耐圧が低くなり易いが、本発明では第１のセ
ル領域の互いに対向する対の角部を結ぶ仮想直線の延長
線上に第２のセル領域の中心及び対の角部を配置し、第
１及び第２のセル領域の角部の相互間の距離を辺部の相
互間の距離よりも小さく設定したので、第１及び第２の
セル領域の角部の間のドレイン領域が辺部間のドレイン
領域に先立つて空乏層に満たされる。このため、電界集
中の起り易い第１及び第２のセル領域の角部の降伏電圧
が上昇し、耐圧の低下が抑制される。また、第１及び第
２のセル領域の辺部の間の距離は角部の間の距離よりも
大きいので、辺部の間に比較的大面積のドレイン領域が
存在し、ここがドレイン電流の通路として有効に働く。
結果として、オン抵抗が小さく且つ高耐圧化した絶縁ゲ
ート電界効果トランジスタを提供できる。
［実施例］ 本発明の実施例に係わる絶縁ゲート電界効果トランジ
スタを第１図〜第３図に基づいて説明する。なお、第１
図〜第３図において、第５図及び第６図と実質的に同一
の部分には同一の符号を付してその説明を省略する。
スタを第１図〜第３図に基づいて説明する。なお、第１
図〜第３図において、第５図及び第６図と実質的に同一
の部分には同一の符号を付してその説明を省略する。
本実施例の絶縁ゲート電界効果トランジスタは従来例
と同様にソース領域３とそれを包囲するバルク領域２か
ら成るセル領域９がドレイン領域１内に島状に点在した
マルチセルタイプの絶縁ゲート電界効果トランジスタで
ある。なお、ソース領域３はバルク領域２内に環状に形
成されており、ソース領域３の内側の孔にはバルク領域
２が侵入している。セル領域９は第１図に示すように平
面形状が略正四角形となつており、それぞれ４つの角部
とそれら角部の間に形成された略直線状の４つの辺部と
を有している。角部は従来例と同様に電界集中を緩和す
るように円弧状に丸められている。
と同様にソース領域３とそれを包囲するバルク領域２か
ら成るセル領域９がドレイン領域１内に島状に点在した
マルチセルタイプの絶縁ゲート電界効果トランジスタで
ある。なお、ソース領域３はバルク領域２内に環状に形
成されており、ソース領域３の内側の孔にはバルク領域
２が侵入している。セル領域９は第１図に示すように平
面形状が略正四角形となつており、それぞれ４つの角部
とそれら角部の間に形成された略直線状の４つの辺部と
を有している。角部は従来例と同様に電界集中を緩和す
るように円弧状に丸められている。
本実施例の従来例と異なる点は上記のセル領域９の平
面配置にある。即ち、ある１つのセル領域（以下、第１
のセル領域と称する）９の４つの角部にはそれぞれ異つ
た４つのセル領域（以下、第２のセル領域と称する）９
が近接して配置されている。また、第１のセル領域９と
第２のセル領域９とはその角部で互いに対向しており、
第１のセル領域９と第２のセル領域９との間隔は角部で
小さく、辺部で大きくなつている。なお、４つの第２の
セル領域９は第１のセル領域９に対してほぼ等間隔で配
置されている。上記の４つの第２のセル領域９のそれぞ
れもそれ自体を第１のセル領域として、それぞれの４つ
の角部には上記の第１のセル領域９を含む４つのセル領
域９が第２のセル領域９となつてそれらの角部が近接し
て配置されている。
面配置にある。即ち、ある１つのセル領域（以下、第１
のセル領域と称する）９の４つの角部にはそれぞれ異つ
た４つのセル領域（以下、第２のセル領域と称する）９
が近接して配置されている。また、第１のセル領域９と
第２のセル領域９とはその角部で互いに対向しており、
第１のセル領域９と第２のセル領域９との間隔は角部で
小さく、辺部で大きくなつている。なお、４つの第２の
セル領域９は第１のセル領域９に対してほぼ等間隔で配
置されている。上記の４つの第２のセル領域９のそれぞ
れもそれ自体を第１のセル領域として、それぞれの４つ
の角部には上記の第１のセル領域９を含む４つのセル領
域９が第２のセル領域９となつてそれらの角部が近接し
て配置されている。
ドレイン領域１はドレイン電極７が接続されている不
純物濃度の比較的高いn+形の第１の領域1aと、この第１
の領域1aよりも不純物濃度の低いｎ形の第２の領域1b
と、この第２の領域1bよりも不純物濃度の高いn+形の第
３の領域1cとを有する。第２の領域1bは第５図と同様に
第１の領域1aの上にエピタキシャル成長で形成された領
域であってｐ形バルク領域２と第３の領域1cの下に配置
されている。第３の領域1cはセル領域９の対向間に配設
され、ドレイン領域１の最も上に形成されている。この
n+形の第３の領域1cはドレイン電流の通路に配置されて
いるので、オン抵抗を低くする作用効果を有する。高不
純物濃度の第３の領域1cを設けると、セル領域９の角度
の耐圧が低くなり易いが、本実施例ではセル領域９の配
置を第１図に示す配置にすることによって高耐圧化を図
り、第３の領域1cによる耐圧低下を抑制している。これ
によりオン抵抗が高い電界効果トランジスタを提供する
ことができる。
純物濃度の比較的高いn+形の第１の領域1aと、この第１
の領域1aよりも不純物濃度の低いｎ形の第２の領域1b
と、この第２の領域1bよりも不純物濃度の高いn+形の第
３の領域1cとを有する。第２の領域1bは第５図と同様に
第１の領域1aの上にエピタキシャル成長で形成された領
域であってｐ形バルク領域２と第３の領域1cの下に配置
されている。第３の領域1cはセル領域９の対向間に配設
され、ドレイン領域１の最も上に形成されている。この
n+形の第３の領域1cはドレイン電流の通路に配置されて
いるので、オン抵抗を低くする作用効果を有する。高不
純物濃度の第３の領域1cを設けると、セル領域９の角度
の耐圧が低くなり易いが、本実施例ではセル領域９の配
置を第１図に示す配置にすることによって高耐圧化を図
り、第３の領域1cによる耐圧低下を抑制している。これ
によりオン抵抗が高い電界効果トランジスタを提供する
ことができる。
本実施例の電界効果トランジスタでは、ソース領域６
とドレイン電極７との間にドレイン電極７側を正とする
ドレイン・ソース間電圧VDSを印加すると、従来例の電
界効果トランジスタと同様に第２図に示す空乏層８が拡
がる。空乏層８はドレイン・ソース間電圧VDSが増大す
るにつれてその拡がりが大きくなる。本実施例では、ド
レイン・ソース間電圧VDSが増加してセル領域９とドレ
イン領域１によつて形成されるpn接合の逆方向降伏電圧
VB（セル領域９の間隔が十分大きい場合の値）より小さ
い所定の電圧VDS1に達したとき、第３図に模式的に示す
ように、第１のセル領域９と第２のセル領域９の間隔が
小さくなつている角部においてpn接合から横方向に延び
る空乏層が深く交絡していると見なせる空乏層８が形成
されるよう、第１のセル領域９と第２のセル領域９との
間隔が比較的小さく決定されている。第１のセル領域９
と第２のセル領域９との間隔が大きくなつている辺部に
おいては、電圧VDS1印加時に、第２図に示すようにpn接
合から横方向に延びる空乏層が交絡していないか又は交
絡していたとしても比較的浅い空乏層８が形成される。
以上のように、本実施例の電界効果トランジスタでは、
ドレイン・ソース間電圧VDSを増大すると、ブレークダ
ウンが生じる前にセル領域９の角部が対向した部分のド
レイン領域１が他のドレイン領域１に先立つてなめらか
に連続した空乏層８によつて満たされる。これによつ
て、電界集中の起こり易い角部の耐圧が向上し、耐圧の
大きい絶縁ゲート電界効果トランジスタを実現できる。
一方、第６図に示す従来の絶縁ゲート電界効果トランジ
スタに逆方向バイアス電圧VDS1を印加したときの角部に
おける空乏層８の拡がりは第５図に模式的に示すよう
に、近接する２つのセル領域９の角部の対向間隔が大き
くなつているため、空乏層８は電界集中を有効に緩和で
きるようになめらかに連続しない。また、従来例であつ
ても、対向する２つのセル領域９の間隔を小さくすれ
ば、本実施例のように角部の対向する領域に電界集中を
緩和する空乏層を容易に形成でき、耐圧向上の効果はそ
れなりに得られる。しかしながら、従来例の構造では辺
部の相互間隔が狭くなりすぎるためオン抵抗が増大す
る。本実施例では、角部の相互間隔が狭められるため、
この部分ではオン抵抗が増大するが、逆に辺部の相互間
隔が大きくなるためオン抵抗は減少する。結果として、
トータルのオン抵抗はセル領域の間隔を狭めていない状
態の従来例の絶縁ゲート電界効果トランジスタと同等の
小さい値となる。
とドレイン電極７との間にドレイン電極７側を正とする
ドレイン・ソース間電圧VDSを印加すると、従来例の電
界効果トランジスタと同様に第２図に示す空乏層８が拡
がる。空乏層８はドレイン・ソース間電圧VDSが増大す
るにつれてその拡がりが大きくなる。本実施例では、ド
レイン・ソース間電圧VDSが増加してセル領域９とドレ
イン領域１によつて形成されるpn接合の逆方向降伏電圧
VB（セル領域９の間隔が十分大きい場合の値）より小さ
い所定の電圧VDS1に達したとき、第３図に模式的に示す
ように、第１のセル領域９と第２のセル領域９の間隔が
小さくなつている角部においてpn接合から横方向に延び
る空乏層が深く交絡していると見なせる空乏層８が形成
されるよう、第１のセル領域９と第２のセル領域９との
間隔が比較的小さく決定されている。第１のセル領域９
と第２のセル領域９との間隔が大きくなつている辺部に
おいては、電圧VDS1印加時に、第２図に示すようにpn接
合から横方向に延びる空乏層が交絡していないか又は交
絡していたとしても比較的浅い空乏層８が形成される。
以上のように、本実施例の電界効果トランジスタでは、
ドレイン・ソース間電圧VDSを増大すると、ブレークダ
ウンが生じる前にセル領域９の角部が対向した部分のド
レイン領域１が他のドレイン領域１に先立つてなめらか
に連続した空乏層８によつて満たされる。これによつ
て、電界集中の起こり易い角部の耐圧が向上し、耐圧の
大きい絶縁ゲート電界効果トランジスタを実現できる。
一方、第６図に示す従来の絶縁ゲート電界効果トランジ
スタに逆方向バイアス電圧VDS1を印加したときの角部に
おける空乏層８の拡がりは第５図に模式的に示すよう
に、近接する２つのセル領域９の角部の対向間隔が大き
くなつているため、空乏層８は電界集中を有効に緩和で
きるようになめらかに連続しない。また、従来例であつ
ても、対向する２つのセル領域９の間隔を小さくすれ
ば、本実施例のように角部の対向する領域に電界集中を
緩和する空乏層を容易に形成でき、耐圧向上の効果はそ
れなりに得られる。しかしながら、従来例の構造では辺
部の相互間隔が狭くなりすぎるためオン抵抗が増大す
る。本実施例では、角部の相互間隔が狭められるため、
この部分ではオン抵抗が増大するが、逆に辺部の相互間
隔が大きくなるためオン抵抗は減少する。結果として、
トータルのオン抵抗はセル領域の間隔を狭めていない状
態の従来例の絶縁ゲート電界効果トランジスタと同等の
小さい値となる。
本実施例以外の構造であつても耐圧を向上させること
は可能である。例えば、本実施例の電界効果トランジス
タにおいて、第１のセル領域９の代わりにｐ形領域から
成る内部FLRを配置させることが考えられる。しかしな
がら、この構造ではチツプ上の電界効果トランジスタの
実働面積が減少してしまう。また、従来例の電界効果ト
ランジスタにおいて、セル領域９の平面形状を円形とし
て耐圧を向上することも考えられる。しかしながら、こ
の構造ではチヤンネル幅（セル領域９の周辺長）が小さ
くなり、電流容量が大きくとれなくなる。以上のよう
に、本実施例は絶縁ゲート電界効果トランジスタの高耐
圧化構造として最適な構造といえる。
は可能である。例えば、本実施例の電界効果トランジス
タにおいて、第１のセル領域９の代わりにｐ形領域から
成る内部FLRを配置させることが考えられる。しかしな
がら、この構造ではチツプ上の電界効果トランジスタの
実働面積が減少してしまう。また、従来例の電界効果ト
ランジスタにおいて、セル領域９の平面形状を円形とし
て耐圧を向上することも考えられる。しかしながら、こ
の構造ではチヤンネル幅（セル領域９の周辺長）が小さ
くなり、電流容量が大きくとれなくなる。以上のよう
に、本実施例は絶縁ゲート電界効果トランジスタの高耐
圧化構造として最適な構造といえる。
本実施例の効果を要約すると以下のとおりである。
（１）耐圧の弱い点である角部の耐圧が向上し、高耐圧
の絶縁ゲート電界効果トランジスタを実現できる。
の絶縁ゲート電界効果トランジスタを実現できる。
（２）オン抵抗の比較的小さい絶縁ゲート電界効果トラ
ンジスタを実現できる。
ンジスタを実現できる。
（３）面積効率の良い絶縁ゲート電界効果トランジスタ
が実現できる。
が実現できる。
本発明は上述の実施例に限定されるものでなく、例え
ば次の変形が可能なものである。
ば次の変形が可能なものである。
（１）第４図に示すようにセル領域９の平面形状を略六
角形としてもよい。
角形としてもよい。
（２）バルク領域２が部分的に深く形成された周知のデ
イープベース構造の絶縁ゲート電界効果トランジスタに
も有効である。
イープベース構造の絶縁ゲート電界効果トランジスタに
も有効である。
（３）本発明はセル領域の平面形状が実質的に四角形ま
たは六角形であれば有効である。例えば、四角形の角部
を実施例のように円弧状にしたり、テーパーを形成した
セル領域であつても有効である。なお、テーパーを形成
した場合には、それぞれのテーパー部分が対向するよう
に近接する２つのセル領域を配置する。
たは六角形であれば有効である。例えば、四角形の角部
を実施例のように円弧状にしたり、テーパーを形成した
セル領域であつても有効である。なお、テーパーを形成
した場合には、それぞれのテーパー部分が対向するよう
に近接する２つのセル領域を配置する。
第１図は本発明の実施例に係わる絶縁ゲート電界効果ト
ランジスタの半導体基板の表面の一部を示す平面図、 第２図は第１図のII-II線に対応する部分の断面図、 第３図は第１図のIII-III線に対応する部分の断面図、 第４図は変形例の絶縁ゲート電界効果トランジスタの半
導体基板の表面の一部を示す平面図、 第５図は従来の絶縁ゲート電界効果トランジスタを示す
第６図のV-V線に対応する部分の断面図、 第６図は従来の絶縁ゲート電界効果トランジスタの半導
体基板の表面の一部を示す平面図である。 １……半導体基板、２……バルク領域、３……ソース領
域、９……セル領域。
ランジスタの半導体基板の表面の一部を示す平面図、 第２図は第１図のII-II線に対応する部分の断面図、 第３図は第１図のIII-III線に対応する部分の断面図、 第４図は変形例の絶縁ゲート電界効果トランジスタの半
導体基板の表面の一部を示す平面図、 第５図は従来の絶縁ゲート電界効果トランジスタを示す
第６図のV-V線に対応する部分の断面図、 第６図は従来の絶縁ゲート電界効果トランジスタの半導
体基板の表面の一部を示す平面図である。 １……半導体基板、２……バルク領域、３……ソース領
域、９……セル領域。
Claims (1)
- 【請求項１】バルク領域（２）とこのバルク領域（２）
の中に形成されたソース領域（３）とから成るセル領域
（９）がドレイン領域（１）内に島状に複数個配置され
ているマルチセルタイプの絶縁ゲート電界効果トランジ
スタにおいて、 前記複数個のセル領域は第１のセル領域と前記第１のセ
ル領域に対して互いに等しい間隔を有して前記第１のセ
ル領域の周囲に配置された複数の第２のセル領域とを有
し、 前記第１及び第２のセル領域の平面形状は略正四角形又
は略正六角形であり、 前記第１のセル領域の互いに対向する複数の対の角部を
結ぶ複数の仮想直線の延長線上に前記第２のセル領域の
それぞれが配置され、 前記第２のセル領域の中心及び角部が前記仮想直線の延
長線上に位置し、 前記第１のセル領域の角部とこれに隣り合う前記第２の
セル領域の角部との間の距離が前記第１のセル領域の辺
部とこれに隣り合う前記第２のセル領域の辺部との間の
距離よりも小さく設定され、 前記ドレイン領域（１）は高不純物濃度の第１の領域
（1a）と前記第１の領域（1a）よりも不純物濃度が低い
の第２の領域（1b）と前記第２の領域（1b）よりも不純
物濃度が高い第３の領域（1c）とを有し、 前記第１の領域（1a）にドレイン電極（７）が接続さ
れ、 前記第２の領域（1b）は前記第１の領域（1a）に隣接し
ていると共に前記バルク領域（２）と前記第１の領域
（1a）との間に介在し且つエピタキシャル成長で形成さ
れ、 前記第３の領域（1c）は前記第１のセル領域と前記２の
セル領域との対向間に配置されていることを特徴とする
絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308043A JPH0821714B2 (ja) | 1988-12-06 | 1988-12-06 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308043A JPH0821714B2 (ja) | 1988-12-06 | 1988-12-06 | 絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154468A JPH02154468A (ja) | 1990-06-13 |
| JPH0821714B2 true JPH0821714B2 (ja) | 1996-03-04 |
Family
ID=17976194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308043A Expired - Lifetime JPH0821714B2 (ja) | 1988-12-06 | 1988-12-06 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821714B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04363069A (ja) * | 1990-09-24 | 1992-12-15 | Nippondenso Co Ltd | 縦型半導体装置 |
| JPH04273167A (ja) * | 1991-02-28 | 1992-09-29 | Sharp Corp | 縦型パワーｍｏｓ ｆｅｔ |
| TW290735B (ja) * | 1994-01-07 | 1996-11-11 | Fuji Electric Co Ltd | |
| US6107661A (en) * | 1995-09-29 | 2000-08-22 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
| JP5687128B2 (ja) * | 2011-05-06 | 2015-03-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644989B2 (ja) * | 1984-05-09 | 1997-08-25 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPH0687506B2 (ja) * | 1988-03-18 | 1994-11-02 | 三洋電機株式会社 | パワーｍｏｓｆｅｔ |
-
1988
- 1988-12-06 JP JP63308043A patent/JPH0821714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02154468A (ja) | 1990-06-13 |
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