JPH03131032A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03131032A JPH03131032A JP26949189A JP26949189A JPH03131032A JP H03131032 A JPH03131032 A JP H03131032A JP 26949189 A JP26949189 A JP 26949189A JP 26949189 A JP26949189 A JP 26949189A JP H03131032 A JPH03131032 A JP H03131032A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多層配線を有する半導体装置の、特に配線構
造およびその形状に間するものである。
造およびその形状に間するものである。
［従来の技術］
従来の半導体装置に於ける配線は、一般にＡ１にＳｉや
Ｃｕ等邊含む合金薄膜単層であったが、微細集積化や信
頼性向上の為に、配線構造は、第４図の如く、例えば半
導体素子が形成された半導体基板ｌｌ上のフィールド絶
縁膜１２に不純物層等へのコンタクトホールを形成した
後に、厚みが０．５〜１．０μｍ程度のＡ１合金１３を
スパッタし、更にＡｌヒロックやフォトリソ工程に於け
るハレーション防止用のキャップメタル１４として、例
えばＴｉＮの様な導電膜を０．０５μｍ程度堆積させた
積層構造としている。これらの積層膜はフォトレジスト
１５をマスクにして、 Ｃｌ ｘやＢＣｌ、等のハロゲ
ン系ガスを用いて反応性イオンエツチャー（ＲＩ Ｅ）
や電子サイクロトロン共鳴型エツチャー（ＥＣＲ）の様
なドライエツチャーで同時パターニングし、第１の配線
を形成している（第４図（ａ））、次に層間絶縁膜を形
成するが、一般に用いられるＳｉＨ＋−０□系のシリコ
ン酸化膜はカスピングが大きく微細ルールの層間絶縁膜
としての適用が好ましくないので、まず第１の眉間絶縁
膜１６として４００℃程度の低温でＴＥ０１ ［Ｓ ｉ
（ＯＣ−Ｈｓ ） ４］と０２をプラズマ反応させカ
スピングのないシリコン酸化膜を約０．６μｍ成長した
上に、スペースを埋める為ＴＥＯ５とＯｌを熱反応させ
たカバレージの良いシリコン酸化膜を約０．４μｍ成長
させ第２の眉間絶縁膜１７としだ後（第４図（ｂ））、
第１の配線段差部の眉間絶縁膜を平坦化する為にＲＩＥ
等で０．４５μｍ程度エッチバックしてから（第４図（
ｃ））、次に塗布ガラス膜１８を被着しアニール後、フ
ォトリソ工程でスルーホールを開孔し、第２の配線とな
るＡ１合金１９とＴｉＮキャップメタル２０を積層させ
ている（第４図（ｄ））。
Ｃｕ等邊含む合金薄膜単層であったが、微細集積化や信
頼性向上の為に、配線構造は、第４図の如く、例えば半
導体素子が形成された半導体基板ｌｌ上のフィールド絶
縁膜１２に不純物層等へのコンタクトホールを形成した
後に、厚みが０．５〜１．０μｍ程度のＡ１合金１３を
スパッタし、更にＡｌヒロックやフォトリソ工程に於け
るハレーション防止用のキャップメタル１４として、例
えばＴｉＮの様な導電膜を０．０５μｍ程度堆積させた
積層構造としている。これらの積層膜はフォトレジスト
１５をマスクにして、 Ｃｌ ｘやＢＣｌ、等のハロゲ
ン系ガスを用いて反応性イオンエツチャー（ＲＩ Ｅ）
や電子サイクロトロン共鳴型エツチャー（ＥＣＲ）の様
なドライエツチャーで同時パターニングし、第１の配線
を形成している（第４図（ａ））、次に層間絶縁膜を形
成するが、一般に用いられるＳｉＨ＋−０□系のシリコ
ン酸化膜はカスピングが大きく微細ルールの層間絶縁膜
としての適用が好ましくないので、まず第１の眉間絶縁
膜１６として４００℃程度の低温でＴＥ０１ ［Ｓ ｉ
（ＯＣ−Ｈｓ ） ４］と０２をプラズマ反応させカ
スピングのないシリコン酸化膜を約０．６μｍ成長した
上に、スペースを埋める為ＴＥＯ５とＯｌを熱反応させ
たカバレージの良いシリコン酸化膜を約０．４μｍ成長
させ第２の眉間絶縁膜１７としだ後（第４図（ｂ））、
第１の配線段差部の眉間絶縁膜を平坦化する為にＲＩＥ
等で０．４５μｍ程度エッチバックしてから（第４図（
ｃ））、次に塗布ガラス膜１８を被着しアニール後、フ
ォトリソ工程でスルーホールを開孔し、第２の配線とな
るＡ１合金１９とＴｉＮキャップメタル２０を積層させ
ている（第４図（ｄ））。
［発明が解決しようとする課題］
しかしながら従来技術に於いては、第１の目の配線とな
るＡ１合金１３とキャップメタル１４をドライエツチン
グした後の断面構造は、はぼ垂直となっている上、第２
の眉間絶縁膜１７として用いたＴＥ０１と０３を反応さ
せてなるシリコン酸化膜は約０．４μｍ以下の垂直スペ
ースに於いてはカスピングが発生する為、第１の層間絶
縁膜１６上に積層すると第１の配線の０．８〜１．２μ
ｍの特定スペースに第２の層間絶縁膜１７のボイド２１
が形成され、これがエッチバックによって逆テーパーに
近い深溝となり、平坦化を促す目的の塗布ガラス１８を
スピンコードすると液溜まりや気泡２２が出来てアニー
ル等により眉間絶縁膜クラックの発生原因となっていた
。
るＡ１合金１３とキャップメタル１４をドライエツチン
グした後の断面構造は、はぼ垂直となっている上、第２
の眉間絶縁膜１７として用いたＴＥ０１と０３を反応さ
せてなるシリコン酸化膜は約０．４μｍ以下の垂直スペ
ースに於いてはカスピングが発生する為、第１の層間絶
縁膜１６上に積層すると第１の配線の０．８〜１．２μ
ｍの特定スペースに第２の層間絶縁膜１７のボイド２１
が形成され、これがエッチバックによって逆テーパーに
近い深溝となり、平坦化を促す目的の塗布ガラス１８を
スピンコードすると液溜まりや気泡２２が出来てアニー
ル等により眉間絶縁膜クラックの発生原因となっていた
。
しかるに本発明は、かかる問題点を解決するもので、半
導体装置の配線断面構造のスペースを実効的に広げ、デ
ザインルールな変更する事なく微細多機能半導体装置の
安定供給を図ると共に、電気的特性や信頼性に伴う品質
の向上を図ることを目的としたものである。
導体装置の配線断面構造のスペースを実効的に広げ、デ
ザインルールな変更する事なく微細多機能半導体装置の
安定供給を図ると共に、電気的特性や信頼性に伴う品質
の向上を図ることを目的としたものである。
本発明の半導体装置は、Ａ１あるいはその合金でなる導
電膜の上もしくは上下を異種導電膜で挟んだ積層構造を
有する配線形状に於いて、少なくとも上層の導電膜の線
幅より、Ａｌあるいはその合金でなる導電膜の線幅が後
退していることを特徴とする。
電膜の上もしくは上下を異種導電膜で挟んだ積層構造を
有する配線形状に於いて、少なくとも上層の導電膜の線
幅より、Ａｌあるいはその合金でなる導電膜の線幅が後
退していることを特徴とする。
以下本発明の実施例を、第１図を用いて詳細に説明する
。
。
サブミクロンルールのＳｉゲートＣＭＯ３半導体装１の
多層配線に適用した場合に於いて、トランジスタや抵抗
等の半導体素子が形成されたＳｉでなる半導体基板ｌｌ
上に選択熱酸化や気相成長法によるフィールド絶縁１１
１２を介して不純物層等から電極取り出し用のコンタク
トホールを開孔して、Ｃｕを０．１〜０．５％程度含む
Ａ１合金１３を約０．６μｍの厚みで、更にキャップＴ
ｉＮ１４を０．０５μｍ程度スパッタリングし、フォト
レジストでパターニングし、約１５ｍｍｔ。
多層配線に適用した場合に於いて、トランジスタや抵抗
等の半導体素子が形成されたＳｉでなる半導体基板ｌｌ
上に選択熱酸化や気相成長法によるフィールド絶縁１１
１２を介して不純物層等から電極取り出し用のコンタク
トホールを開孔して、Ｃｕを０．１〜０．５％程度含む
Ａ１合金１３を約０．６μｍの厚みで、更にキャップＴ
ｉＮ１４を０．０５μｍ程度スパッタリングし、フォト
レジストでパターニングし、約１５ｍｍｔ。
ｒｒのＣ１ａ、ＢＣ１ｓガスを含むＥＣＲで異方性ドラ
イエツチングすると、フォトレジストに対してほぼ垂直
に側面が形成されたＴｉＮのキャップメタル１４とＡ１
合金１３による第１の配線が形成される。続いてテトラ
メチルアンモニウムヒドラキシド１〜８％水溶液の有機
アルカリに３０〜６０秒晒すことによりＡ１合金１３の
側面のみ片側でＯ，１〜０．２μｍμｍビサイドエッチ
る（第１図（ａ））、その後フォトレジストを剥離する
が、このｗｅｔエツチングは、フォトレジストを剥離し
てから行なっても、特に差し支えない０次に眉間絶縁膜
を形成するが、まず第１の層間絶縁膜１６として約４０
０℃でＴＥ０１とＯ３をプラズマ反応させカスピングの
ないシリコン酸化膜を約０．６５μｍ成長し、更にＴＥ
０１と０、を熱反応させたカバレージの良いシリコン酸
化膜を約０．４μｍ成長させ第２の眉間絶縁膜１７とし
だ後（第１図（ｂ））、第１の配線段差部の眉間絶縁膜
を平坦化する為にＲＩＥ等で０．４５μｍ程度エッチバ
ックしく第１図（Ｃ））、次に塗布ガラス膜１８を被着
し約４００℃でアニル後フォトエツチングによりスルー
ホールを開孔し、第２の配線となるＡ１合金１９とＴｉ
Ｎキャップメタル２０を積層させ（第１図（ｄ））、エ
ツチング後パシベーション膜を堆積させ外部電極取り出
し用のパッド部を開孔した。
イエツチングすると、フォトレジストに対してほぼ垂直
に側面が形成されたＴｉＮのキャップメタル１４とＡ１
合金１３による第１の配線が形成される。続いてテトラ
メチルアンモニウムヒドラキシド１〜８％水溶液の有機
アルカリに３０〜６０秒晒すことによりＡ１合金１３の
側面のみ片側でＯ，１〜０．２μｍμｍビサイドエッチ
る（第１図（ａ））、その後フォトレジストを剥離する
が、このｗｅｔエツチングは、フォトレジストを剥離し
てから行なっても、特に差し支えない０次に眉間絶縁膜
を形成するが、まず第１の層間絶縁膜１６として約４０
０℃でＴＥ０１とＯ３をプラズマ反応させカスピングの
ないシリコン酸化膜を約０．６５μｍ成長し、更にＴＥ
０１と０、を熱反応させたカバレージの良いシリコン酸
化膜を約０．４μｍ成長させ第２の眉間絶縁膜１７とし
だ後（第１図（ｂ））、第１の配線段差部の眉間絶縁膜
を平坦化する為にＲＩＥ等で０．４５μｍ程度エッチバ
ックしく第１図（Ｃ））、次に塗布ガラス膜１８を被着
し約４００℃でアニル後フォトエツチングによりスルー
ホールを開孔し、第２の配線となるＡ１合金１９とＴｉ
Ｎキャップメタル２０を積層させ（第１図（ｄ））、エ
ツチング後パシベーション膜を堆積させ外部電極取り出
し用のパッド部を開孔した。
このようにしてなる半導体装置は、第１の配線スペース
が実効的に広がり特に０．８〜１．２μｍ領域底部の第
１の眉間絶縁膜１６の付き回りが良くなった結果、第２
の層間絶縁膜１７のボイドがなくなり、エッチバックや
塗布ガラスの様な平坦処理を行なってもクラック等の問
題も改善された上、信頼性の向上や配線間容量の低下に
より回路の応答性の向上も図れた。
が実効的に広がり特に０．８〜１．２μｍ領域底部の第
１の眉間絶縁膜１６の付き回りが良くなった結果、第２
の層間絶縁膜１７のボイドがなくなり、エッチバックや
塗布ガラスの様な平坦処理を行なってもクラック等の問
題も改善された上、信頼性の向上や配線間容量の低下に
より回路の応答性の向上も図れた。
尚、Ａ１合金１３をサイドエツチングする為のテトラメ
チルアンモニウムヒドラキシド水溶液はエッチ速度の制
御性が良くキャップメタルが犯されないので用いたが、
このような有機アルカリに限らず、ＫＯＨやＨ，ＰＯ，
トＣＨＩ Ｃ０ＯＨ等の薄い混合水溶液によるものや、
ドライエツチングも応用可能である。
チルアンモニウムヒドラキシド水溶液はエッチ速度の制
御性が良くキャップメタルが犯されないので用いたが、
このような有機アルカリに限らず、ＫＯＨやＨ，ＰＯ，
トＣＨＩ Ｃ０ＯＨ等の薄い混合水溶液によるものや、
ドライエツチングも応用可能である。
又、他の実施例として第３図、第４図の如（。
マイグレーション向上やＡｌが不純物接合への突き抜け
を防ぐ為、ＴｉＮ２３、更にはその下にＴｉ２４をバリ
アメタルとしてＡ１合金の下に敷いたものについても適
用したが、前記と同様に信頼性や電気特性の向上が図れ
た。ここで、２５は不純物層、２６は不純物層に自己整
合的に形成したＴｉシリサイド層である。
を防ぐ為、ＴｉＮ２３、更にはその下にＴｉ２４をバリ
アメタルとしてＡ１合金の下に敷いたものについても適
用したが、前記と同様に信頼性や電気特性の向上が図れ
た。ここで、２５は不純物層、２６は不純物層に自己整
合的に形成したＴｉシリサイド層である。
本発明は、実施例のＭＯＳＩＣに限らず、バイポーラや
ＤＭＯ３及びこれらを組み合わせたＩＣにも適用でき、
又キャップメタル、バリアメタルとしては、他にＷ、Ｍ
ｏ、ＣＯやＣｒの様な高融点金属やその窒化物、ケイ素
物等の化合物を用いることもできる。更に主配線として
は、Ａｌ−ＣＵの他に純Ａ１やＳｉ、Ｔｉ、Ｐｔ等他金
属、ケイ化物や半導体物質を含む２元系以上の合金でも
応用可能である。
ＤＭＯ３及びこれらを組み合わせたＩＣにも適用でき、
又キャップメタル、バリアメタルとしては、他にＷ、Ｍ
ｏ、ＣＯやＣｒの様な高融点金属やその窒化物、ケイ素
物等の化合物を用いることもできる。更に主配線として
は、Ａｌ−ＣＵの他に純Ａ１やＳｉ、Ｔｉ、Ｐｔ等他金
属、ケイ化物や半導体物質を含む２元系以上の合金でも
応用可能である。
［発明の効果〕
以上の様に本発明によれば、ＭＯＳ−ＬＳＩ等に於ける
積層配線の上層より下層を細くした断面構造とし、この
上に積層される眉間絶縁膜や配線の付き回り、平坦性を
向上し、デザインルールを変更する事なく電気特性や信
頼性の向上がなされ、より微細化、多機能化された半導
体装置の供給に寄与出来るものである。
積層配線の上層より下層を細くした断面構造とし、この
上に積層される眉間絶縁膜や配線の付き回り、平坦性を
向上し、デザインルールを変更する事なく電気特性や信
頼性の向上がなされ、より微細化、多機能化された半導
体装置の供給に寄与出来るものである。
第１図（ａ）〜（ｄ）、第２図、第３図は、それぞれ本
発明による半導体装置の実施例を示す概略断面図である
。 第４図（ａ）〜（ｄ）は、それぞれ従来の半導体装置に
係わる概略断面図である。 １１・・・・・・半導体基板 １２・・・・・・フィールド絶縁膜 １３．１９・・・Ａ１合金 １４．２０・・・キャップメタル １５・・・・・・フォトレジスト １６・・・・・・第１の層間絶縁膜 １７・・・・・・第２の層間絶縁膜 １８・・・・・・塗布ガラス ２１・・・・・・ボイド ２２・・・・・・気泡 ２３・・・・・・ＴｉＮ ２４・・・・・・Ｔｉ ２５・・・・・・不純物層
発明による半導体装置の実施例を示す概略断面図である
。 第４図（ａ）〜（ｄ）は、それぞれ従来の半導体装置に
係わる概略断面図である。 １１・・・・・・半導体基板 １２・・・・・・フィールド絶縁膜 １３．１９・・・Ａ１合金 １４．２０・・・キャップメタル １５・・・・・・フォトレジスト １６・・・・・・第１の層間絶縁膜 １７・・・・・・第２の層間絶縁膜 １８・・・・・・塗布ガラス ２１・・・・・・ボイド ２２・・・・・・気泡 ２３・・・・・・ＴｉＮ ２４・・・・・・Ｔｉ ２５・・・・・・不純物層
Claims (1)
- Ａｌあるいはその合金でなる導電膜の上もしくは上下
を異種導電膜で挟んだ積層構造を有する配線形状に於い
て、少なくとも上層の導電膜の線幅より、Ａｌあるいは
その合金でなる導電膜の線幅が後退していることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26949189A JP2874216B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26949189A JP2874216B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131032A true JPH03131032A (ja) | 1991-06-04 |
| JP2874216B2 JP2874216B2 (ja) | 1999-03-24 |
Family
ID=17473179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26949189A Expired - Lifetime JP2874216B2 (ja) | 1989-10-17 | 1989-10-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874216B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097094A (en) * | 1996-09-26 | 2000-08-01 | Nec Corporation | Semiconductor device having wiring layers and method of fabricating the same |
| GB2575888A (en) * | 2018-10-03 | 2020-01-29 | X Fab Sarawak Sdn Bhd | Improvements relating to passivation layers |
-
1989
- 1989-10-17 JP JP26949189A patent/JP2874216B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097094A (en) * | 1996-09-26 | 2000-08-01 | Nec Corporation | Semiconductor device having wiring layers and method of fabricating the same |
| GB2575888A (en) * | 2018-10-03 | 2020-01-29 | X Fab Sarawak Sdn Bhd | Improvements relating to passivation layers |
| GB2575888B (en) * | 2018-10-03 | 2020-09-23 | X Fab Sarawak Sdn Bhd | Improvements relating to passivation layers |
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| Publication number | Publication date |
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| JP2874216B2 (ja) | 1999-03-24 |
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