JPH0282691A - 半導体素子の実装構造 - Google Patents
半導体素子の実装構造Info
- Publication number
- JPH0282691A JPH0282691A JP63233724A JP23372488A JPH0282691A JP H0282691 A JPH0282691 A JP H0282691A JP 63233724 A JP63233724 A JP 63233724A JP 23372488 A JP23372488 A JP 23372488A JP H0282691 A JPH0282691 A JP H0282691A
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- JP
- Japan
- Prior art keywords
- heat
- semiconductor element
- boards
- board
- conductor pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）等の半導
体素子を高密度に実装する構造に関し、半導体素子の実
装効率、実装密度をより一層高め、それに伴なって発生
する半導体素子からの熱をより効果的に放熱することを
目的とし、放熱性の高い基板に半導体素子を実装し、該
半導体素子を実装した基板どおしを複数枚絶縁層を挟ん
で多段に接合したことを特徴とする半導体素子の実装構
造を構成する。
体素子を高密度に実装する構造に関し、半導体素子の実
装効率、実装密度をより一層高め、それに伴なって発生
する半導体素子からの熱をより効果的に放熱することを
目的とし、放熱性の高い基板に半導体素子を実装し、該
半導体素子を実装した基板どおしを複数枚絶縁層を挟ん
で多段に接合したことを特徴とする半導体素子の実装構
造を構成する。
本発明は半導体装置、特に集積回路（ＩＣ）、大規模集
積回路（ＬＳＩ）等の半導体素子を高密度に実装する構
造に関する。
積回路（ＬＳＩ）等の半導体素子を高密度に実装する構
造に関する。
ＩＣ，ＬＳＩ等の半導体素子の高密度化に伴い、これら
の素子を実装するパッケージ構造もより実装密度が高く
かつ放熱性の良好なものが要求される。
の素子を実装するパッケージ構造もより実装密度が高く
かつ放熱性の良好なものが要求される。
第４図は従来の半導体素子の実装構造で、半導体素子等
の部品を多層セラミック基板に実装したものである。第
４図において、多層セラミック基板３０はグリーンシー
トと呼ばれるアルミナ等からなる基板３１に信号用又は
アース用等の導体パターンや導体膜３２を形成し、これ
らの基板３１を複数枚積層したものであり、表面の導体
膜３２上に抵抗（Ｒ）やコンデンサ（Ｃ）等のチップ部
品１３やＩＣ，ＬＳＩ等の半導体素子１４が実装される
。チップ部品１３は表面の導体膜３２を挾んで半田３５
等で直接実装され、多層セラミツク基板３０内部の導体
パターン３２に接続される。半導体素子１４は接着剤１
等で実装後、ワンヤボンデイング３６により導体膜３２
に接続される。そして、放熱性を良好にする為、多層セ
ラミック基板３０の周囲に放熱フィン３７が取付けられ
る。
の部品を多層セラミック基板に実装したものである。第
４図において、多層セラミック基板３０はグリーンシー
トと呼ばれるアルミナ等からなる基板３１に信号用又は
アース用等の導体パターンや導体膜３２を形成し、これ
らの基板３１を複数枚積層したものであり、表面の導体
膜３２上に抵抗（Ｒ）やコンデンサ（Ｃ）等のチップ部
品１３やＩＣ，ＬＳＩ等の半導体素子１４が実装される
。チップ部品１３は表面の導体膜３２を挾んで半田３５
等で直接実装され、多層セラミツク基板３０内部の導体
パターン３２に接続される。半導体素子１４は接着剤１
等で実装後、ワンヤボンデイング３６により導体膜３２
に接続される。そして、放熱性を良好にする為、多層セ
ラミック基板３０の周囲に放熱フィン３７が取付けられ
る。
主として半導体素子１４にて発生する熱は矢印で示すよ
うに多層セラミック基板３０の内部を通って放熱フィン
３７で放熱される。
うに多層セラミック基板３０の内部を通って放熱フィン
３７で放熱される。
しかしながら、上述のような従来の多層セラミック基板
を使用した半導体素子の実装構造によると、 ■半導体素子１４を多層セラミック基板３０の表面に実
装した場合、半導体素子の占有面積により、実装効率に
は限界があり、 ■また、半導体素子１４を多層セラミック基板３０の表
面に実装した場合、その表面又はそれに隣接するアルミ
ナ基板３１に熱が集中し、放熱効果に限界がある、等の
問題がある。
を使用した半導体素子の実装構造によると、 ■半導体素子１４を多層セラミック基板３０の表面に実
装した場合、半導体素子の占有面積により、実装効率に
は限界があり、 ■また、半導体素子１４を多層セラミック基板３０の表
面に実装した場合、その表面又はそれに隣接するアルミ
ナ基板３１に熱が集中し、放熱効果に限界がある、等の
問題がある。
そこで、本発明では、半導体素子の実装効率、実装密度
をより一層高め、それに伴なって発生する半導体素子か
らの熱をより効果的に放熱しうる半導体素子の実装構造
を提供することを目的とする。
をより一層高め、それに伴なって発生する半導体素子か
らの熱をより効果的に放熱しうる半導体素子の実装構造
を提供することを目的とする。
このような課題を解決するために、本発明によれば、第
１図及び第３図に示すように、放熱性の高い基板（１，
２１）に半導体素子（１４）を実装し、該半導体素子を
実装した基板（１，２１）どおしを複数枚絶縁層（７，
９）を挟んで多段に接合したことを特徴とする半導体素
子の実装構造が提供される。
１図及び第３図に示すように、放熱性の高い基板（１，
２１）に半導体素子（１４）を実装し、該半導体素子を
実装した基板（１，２１）どおしを複数枚絶縁層（７，
９）を挟んで多段に接合したことを特徴とする半導体素
子の実装構造が提供される。
このように本発明では、基板を多段（重層）構造にする
ことにより半導体素子を立体的に実装することが可能と
なり、部品の占有面積に左右されず、実装効率を向上で
きる。また、基板を多段（重層）構造にして個々の半導
体素子の放熱路を分離することにより、１枚の基板に熱
が集中することなく、効率の良い放熱を実現できる。
ことにより半導体素子を立体的に実装することが可能と
なり、部品の占有面積に左右されず、実装効率を向上で
きる。また、基板を多段（重層）構造にして個々の半導
体素子の放熱路を分離することにより、１枚の基板に熱
が集中することなく、効率の良い放熱を実現できる。
以下、第１図〜第３図を参照して本発明の実施例を詳細
に説明する。第１図及び第２図は本発明の第１実施例で
、第１図は半導体素子を実装したパッケージの形成工程
を示す断面図、第２図は第１図の線Ｆ−Ｆにおける完成
したパッケージの平面図である。
に説明する。第１図及び第２図は本発明の第１実施例で
、第１図は半導体素子を実装したパッケージの形成工程
を示す断面図、第２図は第１図の線Ｆ−Ｆにおける完成
したパッケージの平面図である。
まず、第１図（ａｌに示す基板形成工程では、放熱性の
高い基板材料、例えば銅、アルミニウム等から成るメタ
ルコア１に適宜スルーホール２を形成し、これらのスル
ーホール２を含む基板の全面を絶縁層３で覆い、その上
に信号用又はアース用等の配線用導体パターン４を形成
する。
高い基板材料、例えば銅、アルミニウム等から成るメタ
ルコア１に適宜スルーホール２を形成し、これらのスル
ーホール２を含む基板の全面を絶縁層３で覆い、その上
に信号用又はアース用等の配線用導体パターン４を形成
する。
第１図（ｂ）の部品実装工程では、導体パターン４上に
抵抗（Ｒ）やコンデンサ（Ｃ）等のチップ部品１３及び
ＩＣ，ＬＳＩ等の半導体素子１４を実装する。チップ部
品１３は導体パターン４を跨ぐように半田５等で直接実
装し、また、半導体素子１４は接着剤等で導体パターン
４上に実装後、ワンヤポンディング６により導体パター
ン４に接続する。
抵抗（Ｒ）やコンデンサ（Ｃ）等のチップ部品１３及び
ＩＣ，ＬＳＩ等の半導体素子１４を実装する。チップ部
品１３は導体パターン４を跨ぐように半田５等で直接実
装し、また、半導体素子１４は接着剤等で導体パターン
４上に実装後、ワンヤポンディング６により導体パター
ン４に接続する。
第１図（Ｃ１の絶縁層形成工程では、基板上にポリイミ
ド樹脂７等の樹脂を接着剤８で張り付け、絶縁層を形成
する。この絶縁層７は、部品１３．１４の実装領域及び
後述のような基板間の導体接続を必要とするスルーホー
ル２の領域や導体パターン４上の領域以外の基板上の全
域に形成される。
ド樹脂７等の樹脂を接着剤８で張り付け、絶縁層を形成
する。この絶縁層７は、部品１３．１４の実装領域及び
後述のような基板間の導体接続を必要とするスルーホー
ル２の領域や導体パターン４上の領域以外の基板上の全
域に形成される。
第１図（ｄ）の樹脂封止工程では、前工程で絶縁層７を
形成しておらず、かつ基板間の導体接続を行うスルーホ
ール２や導体パターン４上の領域以外の基板上の領域、
主として部品１３．１４の実装領域をエポキシ樹脂９等
で封止する。このエポキシ樹脂９は、前工程で形成した
絶縁層７で囲まれた部品等を含む空間域に液体状のエポ
キシ樹脂を流し込み、加熱硬化することにより形成され
る。これにより、基板表面は基板間の導体接続を行う個
所以外すべて絶縁層７又は９で覆われたことになる。
形成しておらず、かつ基板間の導体接続を行うスルーホ
ール２や導体パターン４上の領域以外の基板上の領域、
主として部品１３．１４の実装領域をエポキシ樹脂９等
で封止する。このエポキシ樹脂９は、前工程で形成した
絶縁層７で囲まれた部品等を含む空間域に液体状のエポ
キシ樹脂を流し込み、加熱硬化することにより形成され
る。これにより、基板表面は基板間の導体接続を行う個
所以外すべて絶縁層７又は９で覆われたことになる。
第１図（ｅ）の多段接合工程では、上記（ａ）〜（ｄ）
と同様の工程により形成された複数枚の基板どおしを接
着剤１０で接合する。図では、例えばｎ番目の基板とｎ
＋１番目の基板とを接合した状態を示す。更に、基板間
の導体接続を行うスルーホール２に導体ペースト１１を
流し込み、基板間の導通を図る。
と同様の工程により形成された複数枚の基板どおしを接
着剤１０で接合する。図では、例えばｎ番目の基板とｎ
＋１番目の基板とを接合した状態を示す。更に、基板間
の導体接続を行うスルーホール２に導体ペースト１１を
流し込み、基板間の導通を図る。
即ち、図示の例では、ｎ番目の基板の導体パターン４ａ
とｎ＋１番目の基板のスルーホール部２ａとが導体ペー
スト１１を介して電気的に導体接続される。
とｎ＋１番目の基板のスルーホール部２ａとが導体ペー
スト１１を介して電気的に導体接続される。
第１図（ｆｌの完成工程では、上述のようにして複数枚
の基板を多段に接合した多重基板の周縁に放熱フィン１
２を取付け、半導体素子１４を実装したパッケージを完
成する。
の基板を多段に接合した多重基板の周縁に放熱フィン１
２を取付け、半導体素子１４を実装したパッケージを完
成する。
第２図は第１図（ａｌ〜ｉｆ）で形成したパッケージを
上から見た（Ｆ−Ｆ）平面図である。第１図及び第２図
において、本発明の半導体素子の実装構造によると、各
基板上に実装された半導体素子１４より発生した熱は矢
印で示すように直接導体パターン４を介して当該素子１
４のメタル基板１に伝わり、基板周囲に取付けである放
熱フィン１２で放熱される。
上から見た（Ｆ−Ｆ）平面図である。第１図及び第２図
において、本発明の半導体素子の実装構造によると、各
基板上に実装された半導体素子１４より発生した熱は矢
印で示すように直接導体パターン４を介して当該素子１
４のメタル基板１に伝わり、基板周囲に取付けである放
熱フィン１２で放熱される。
このように、本発明では、半導体素子１４より発生した
熱はそれぞれのメタル基板ｌを介して伝達されるので、
多段に形成したメタル基板１のすべてが一様に放熱に寄
与し、従って放熱効率が向上する。また、１枚のメタル
基板１に実装できる半導体素子１４の数は、その部品の
占有面積により制限を受けるとしても、メタル基板１の
枚数を増加することにより実装できる半導体素子の数を
増加することができ、より高密度な実装が可能となる。
熱はそれぞれのメタル基板ｌを介して伝達されるので、
多段に形成したメタル基板１のすべてが一様に放熱に寄
与し、従って放熱効率が向上する。また、１枚のメタル
基板１に実装できる半導体素子１４の数は、その部品の
占有面積により制限を受けるとしても、メタル基板１の
枚数を増加することにより実装できる半導体素子の数を
増加することができ、より高密度な実装が可能となる。
第３図は本発明の第２実施例に係る半導体素子の実装構
造を示す断面図である。第３図において、高放熱基板と
して窒化アルミニウム等のセラミック２１を使用し、半
導体素子１４の接続にテープ・オートメイティド・ボン
ディング（ＴＡＢ）部品２３を使用した実施例である。
造を示す断面図である。第３図において、高放熱基板と
して窒化アルミニウム等のセラミック２１を使用し、半
導体素子１４の接続にテープ・オートメイティド・ボン
ディング（ＴＡＢ）部品２３を使用した実施例である。
このように基板材料が絶縁体であるので第１図（ａ）の
基板形成工程で絶縁層３を形成する工程が不要であり、
かつ第１図（ｂ）の部品実装工程でダム２２を設けるこ
とが必要となる意思外は第１実施例のパッケージ形成工
程（ａｌ〜（［１と同様である。ダム２２は半導体素子
１４を実装した後、その半導体素子１４と導体パターン
４のボンディング接続を行う前に、半導体素子１４の周
囲（ボンディング接続領域）にポリイミド樹脂等の絶縁
体を張り付けてダム２２を形成し、このダム２２に導体
パターン（図示せず）を形成したテープ状のＴＡＢ部品
２３を支持せしめながら半導体素子１４と導体パターン
４との間の接続を行う。なお、このＴＡＢ部品の接続自
体は既に知られている。この第２実施例においても第１
実施例と同様の作用効果がある。
基板形成工程で絶縁層３を形成する工程が不要であり、
かつ第１図（ｂ）の部品実装工程でダム２２を設けるこ
とが必要となる意思外は第１実施例のパッケージ形成工
程（ａｌ〜（［１と同様である。ダム２２は半導体素子
１４を実装した後、その半導体素子１４と導体パターン
４のボンディング接続を行う前に、半導体素子１４の周
囲（ボンディング接続領域）にポリイミド樹脂等の絶縁
体を張り付けてダム２２を形成し、このダム２２に導体
パターン（図示せず）を形成したテープ状のＴＡＢ部品
２３を支持せしめながら半導体素子１４と導体パターン
４との間の接続を行う。なお、このＴＡＢ部品の接続自
体は既に知られている。この第２実施例においても第１
実施例と同様の作用効果がある。
以上に説明したように、本発明によれば、放熱性の高い
基板を多段（重層）構造にすることにより半導体素子１
４だけでなく抵抗やコンデンサ等の他の部品１３も立体
的に実装されることとなり、基板の１表面のみに実装す
る場合と異なり部品の占有面積に左右されず、実装でき
る部品数を増加でき、従って実装効率を向上できる。ま
た、多段に形成した各基板がそれぞれの半導体素子の放
熱路を形成することにより、熱の集中が防止でき、放熱
性が向上する。
基板を多段（重層）構造にすることにより半導体素子１
４だけでなく抵抗やコンデンサ等の他の部品１３も立体
的に実装されることとなり、基板の１表面のみに実装す
る場合と異なり部品の占有面積に左右されず、実装でき
る部品数を増加でき、従って実装効率を向上できる。ま
た、多段に形成した各基板がそれぞれの半導体素子の放
熱路を形成することにより、熱の集中が防止でき、放熱
性が向上する。
第１図及び第２図は本発明の第１実施例で、第１図は半
導体素子を実装したパッケージの形成工程を示す断面図
、第２図は第１図の緑Ｆ−Ｆにおける完成したパッケー
ジの平面図、第３図は本発明の第２実施例に係る半導体
素子の実装構造を示す断面図、第４図は多層セラミック
基板に半導体素子を実装した従来の実装構造を示す断面
図である。 １・・・メタル基板、 ２・・・スルーホール、 ３・・・絶縁膜、 ４・・・導体パターン、 ５・・・半田、 ６・・・ワイヤボンディング、 ７・・・ポリイミド樹脂、 ８・・・接着剤、 ９・・・エポキシ樹脂、 １０・・・接着剤、 １１・・・導体ペースト、 １２・・・放熱フィン、 ２１・・・高放熱セラミック基板、 ２２・・・ダム、 ２３・・・ＴＡＢ 部品。
導体素子を実装したパッケージの形成工程を示す断面図
、第２図は第１図の緑Ｆ−Ｆにおける完成したパッケー
ジの平面図、第３図は本発明の第２実施例に係る半導体
素子の実装構造を示す断面図、第４図は多層セラミック
基板に半導体素子を実装した従来の実装構造を示す断面
図である。 １・・・メタル基板、 ２・・・スルーホール、 ３・・・絶縁膜、 ４・・・導体パターン、 ５・・・半田、 ６・・・ワイヤボンディング、 ７・・・ポリイミド樹脂、 ８・・・接着剤、 ９・・・エポキシ樹脂、 １０・・・接着剤、 １１・・・導体ペースト、 １２・・・放熱フィン、 ２１・・・高放熱セラミック基板、 ２２・・・ダム、 ２３・・・ＴＡＢ 部品。
Claims (1)
- １．放熱性の高い基板（１，２１）に半導体素子（１４
）を実装し、該半導体素子を実装した基板（１，２１）
どおしを複数枚絶縁層（７，９）を挟んで多段に接合し
たことを特徴とする半導体素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233724A JPH0282691A (ja) | 1988-09-20 | 1988-09-20 | 半導体素子の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233724A JPH0282691A (ja) | 1988-09-20 | 1988-09-20 | 半導体素子の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282691A true JPH0282691A (ja) | 1990-03-23 |
Family
ID=16959573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233724A Pending JPH0282691A (ja) | 1988-09-20 | 1988-09-20 | 半導体素子の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100989902B1 (ko) * | 2008-03-26 | 2010-10-26 | 조현춘 | 반도체 패키지와 이의 제조방법 |
| US7947906B2 (en) | 2005-10-04 | 2011-05-24 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and manufacturing method thereof |
-
1988
- 1988-09-20 JP JP63233724A patent/JPH0282691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947906B2 (en) | 2005-10-04 | 2011-05-24 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and manufacturing method thereof |
| KR100989902B1 (ko) * | 2008-03-26 | 2010-10-26 | 조현춘 | 반도체 패키지와 이의 제조방법 |
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