JPH0282711A - トランスミッションゲート型フリップフロップ - Google Patents
トランスミッションゲート型フリップフロップInfo
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- JPH0282711A JPH0282711A JP63234170A JP23417088A JPH0282711A JP H0282711 A JPH0282711 A JP H0282711A JP 63234170 A JP63234170 A JP 63234170A JP 23417088 A JP23417088 A JP 23417088A JP H0282711 A JPH0282711 A JP H0282711A
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- JP
- Japan
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- data
- output
- flop
- flip flop
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
トランスミツシランゲート型のマスク・スレーブＤフリ
ップフロップに関し、 相補出力の変化の遅延差をなくすことを目的とし、 データバッファ（１）、マスターフリップフロップ（２
）、 ２つのスレーブラッチ（３，４）とクロックバ
ッファ（５）を有するトランスミッションゲート型フリ
ップフロップであって、該マスターフリップフロップ（
２）内の入力データ（ｑ）と同データ（Ｑ）と、その反
転データ（ｘｑ）をそれぞれのラッチ回路（３，４）で
出力する様に構成した。
ップフロップに関し、 相補出力の変化の遅延差をなくすことを目的とし、 データバッファ（１）、マスターフリップフロップ（２
）、 ２つのスレーブラッチ（３，４）とクロックバ
ッファ（５）を有するトランスミッションゲート型フリ
ップフロップであって、該マスターフリップフロップ（
２）内の入力データ（ｑ）と同データ（Ｑ）と、その反
転データ（ｘｑ）をそれぞれのラッチ回路（３，４）で
出力する様に構成した。
本発明は、トランスミッション型フリップフロップに関
する。
する。
半導体装置の高速化に伴い、
信号の伝搬遅延差が問題となっているその為、相補出力
の遅延差（Ｓｋｅｗ）の無い論理素子が必要となる。
の遅延差（Ｓｋｅｗ）の無い論理素子が必要となる。
第２図に従来のトランスミッションゲートタイプのマス
ター・スレーブＤフリップフロップの回路図を示す、第
３図は従来例の動作波形図である。
ター・スレーブＤフリップフロップの回路図を示す、第
３図は従来例の動作波形図である。
ＣＭＯ５）ランスミツシランゲート？、 １０． イ
ンバータ８．９はマスターフリップフロップを構成し、
ＣＭＯＳトランスミッションゲート１１．１４．インバ
ータ１２゜１３、１５．１６はスレーブフリップフロッ
プを構成している。各トランスミッションゲー）？、１
０．１１ ト１４はクロックＣＫ、反転クロックＸＣＫ
によって開閉する。トランスミッションゲート７と１４
に対し、トランスミッションゲート１０と１１は相補的
に動作する。出力データのＱとＸＱはスレーブ側で二つ
に分けられる。
ンバータ８．９はマスターフリップフロップを構成し、
ＣＭＯＳトランスミッションゲート１１．１４．インバ
ータ１２゜１３、１５．１６はスレーブフリップフロッ
プを構成している。各トランスミッションゲー）？、１
０．１１ ト１４はクロックＣＫ、反転クロックＸＣＫ
によって開閉する。トランスミッションゲート７と１４
に対し、トランスミッションゲート１０と１１は相補的
に動作する。出力データのＱとＸＱはスレーブ側で二つ
に分けられる。
従って出力データのＱとＱＸはトランスミッションゲー
ト（１０から各出力端子までのゲート段数が異なってい
る為、クロックＣｋに対する出力Ｑ、ＸＱの変化に第３
図に示す如く遅延差が生じていた。
ト（１０から各出力端子までのゲート段数が異なってい
る為、クロックＣｋに対する出力Ｑ、ＸＱの変化に第３
図に示す如く遅延差が生じていた。
本発明は、この遅延差を無すことを課題とする。
第１図は本発明の原理図である。
図中、１はデータバッファ、２はマスターフリップフロ
ップ、３．４はスレーブラッチ、５はクロックバッファ
、（Ｊはクロック、ＸＣＫは反転クロックである。
ップ、３．４はスレーブラッチ、５はクロックバッファ
、（Ｊはクロック、ＸＣＫは反転クロックである。
前記の課題は、データバッファ（１）、マスターフリッ
プフロップ（２）、２つのスレーブラッチ（３，４）と
クロックバッファ（５）を有するトランスミッションゲ
ート型フリップフロップであって、該マスターフリップ
フロップ（２）内の入力データ（Ｄ）と同データ（ｑ）
と、その反転データ（ｘｑ）をそれぞれのラッチ回路（
３，４）で出力する様にしたことを特徴とするトランス
ミッションゲート型フリップフロップによって解決され
る。
プフロップ（２）、２つのスレーブラッチ（３，４）と
クロックバッファ（５）を有するトランスミッションゲ
ート型フリップフロップであって、該マスターフリップ
フロップ（２）内の入力データ（Ｄ）と同データ（ｑ）
と、その反転データ（ｘｑ）をそれぞれのラッチ回路（
３，４）で出力する様にしたことを特徴とするトランス
ミッションゲート型フリップフロップによって解決され
る。
〔作用］
即ち、本発明に於いてはマスターフリップフロップ（２
）にて入力データ（Ｄ）に対する同データ（ｑ）と反転
データ（ｘｑ）に分離し、それぞれのスレーブラッチ（
３，４）を設ける。従ってクロックＣＫが“し”の期間
はマスターフリップフロップ（２）はロード状態であり
、出力ｑとｘｑのデータが書き変わり“出力待ち”とな
る、クロックＣＫが“Ｈ”になると、スレーブラッチ（
３，４）がロード状態となりｑとｘｑのデータが同時に
Ｑ、ＸＱに出力される。
）にて入力データ（Ｄ）に対する同データ（ｑ）と反転
データ（ｘｑ）に分離し、それぞれのスレーブラッチ（
３，４）を設ける。従ってクロックＣＫが“し”の期間
はマスターフリップフロップ（２）はロード状態であり
、出力ｑとｘｑのデータが書き変わり“出力待ち”とな
る、クロックＣＫが“Ｈ”になると、スレーブラッチ（
３，４）がロード状態となりｑとｘｑのデータが同時に
Ｑ、ＸＱに出力される。
第４図は、本発明の一実施例の回路図、第５図は一実施
例の動作波形図である。図中、インバータ１９がデータ
バッファ、ＣＭＯ５Ｉ−ランスミッションゲート２０．
２３ 、 インバータ２１，２２ 、マスターフリッ
プフロップを構成し、ＣＭＯ３）ランスミッションゲー
ト２４，２６，２８．３０及びインバータ２５．２７．
２９がスレーブラッチを構成し、インバータ３２と３３
がクロックバッファを構成している。インバータ２５と
２９は互いの帰還用インバータでありデータを保持する
。
例の動作波形図である。図中、インバータ１９がデータ
バッファ、ＣＭＯ５Ｉ−ランスミッションゲート２０．
２３ 、 インバータ２１，２２ 、マスターフリッ
プフロップを構成し、ＣＭＯ３）ランスミッションゲー
ト２４，２６，２８．３０及びインバータ２５．２７．
２９がスレーブラッチを構成し、インバータ３２と３３
がクロックバッファを構成している。インバータ２５と
２９は互いの帰還用インバータでありデータを保持する
。
従来と比較して本発明を実現する為に増えた素子数はト
ランスミッションゲート２８と３０の２個のみである。
ランスミッションゲート２８と３０の２個のみである。
第４図の実施例は次の様に動作する。（第５図参照）
クロツタＧＫが“Ｌ′の期間ではトランスミッションゲ
ート２０．２６と３０はオン、トランスミッションゲー
ト２３．２４と２８はオフである。この期間にＤ端子に
人力されたデータはインバータ１９とトランスミッショ
ンゲート２０を経てマスターフリップフロップにロード
され、ｑ及びｘｑのデータが出力待ちとなる。スレーブ
ラッチではマスターフリップフロップからの回線は断た
れ、帰還回路からのデータによってクロックＣＫが“Ｈ
”であった時のデータをホールドし出力している。
ート２０．２６と３０はオン、トランスミッションゲー
ト２３．２４と２８はオフである。この期間にＤ端子に
人力されたデータはインバータ１９とトランスミッショ
ンゲート２０を経てマスターフリップフロップにロード
され、ｑ及びｘｑのデータが出力待ちとなる。スレーブ
ラッチではマスターフリップフロップからの回線は断た
れ、帰還回路からのデータによってクロックＣＫが“Ｈ
”であった時のデータをホールドし出力している。
クロックＣＫがＨ”の期間ではトランスミッションゲー
ト２０．２６ と３０はオフ、トランスミッションゲー
ト２３，２４と２８はオンである。マスターフリップフ
ロップはデータバッファからの回線は断たれホールド状
態になり、それぞれのスレーブラッチにデータを送る。
ト２０．２６ と３０はオフ、トランスミッションゲー
ト２３，２４と２８はオンである。マスターフリップフ
ロップはデータバッファからの回線は断たれホールド状
態になり、それぞれのスレーブラッチにデータを送る。
スレーブラッチでは帰還回線が断たれマスターフリップ
フロップよりロードしたデータを出力する。
フロップよりロードしたデータを出力する。
第６図は本発明の他の実施例の回路図であり、帰還回路
にトランスミッションゲートを使用しない場合である。
にトランスミッションゲートを使用しない場合である。
図中、３５，３９．４３はＣＭＯ５）ランスミツシラン
ゲートであり、３４．３６．３７．３８．４０．４１．
４２．４４．４５．４６．４７゜４８はインバータであ
る。インバータ３６と３７．４０と４１．４４と４５は
ラッチを構成しており、＊を付けたインバータ３７，４
１．４５は他のインバータよりも小さいトランジスタで
形成されており、出力ドライブ能力が小さくなっている
０本実施例でも第５図と同様に出力Ｑ、ＱＸの遅延差を
なくすことができる。
ゲートであり、３４．３６．３７．３８．４０．４１．
４２．４４．４５．４６．４７゜４８はインバータであ
る。インバータ３６と３７．４０と４１．４４と４５は
ラッチを構成しており、＊を付けたインバータ３７，４
１．４５は他のインバータよりも小さいトランジスタで
形成されており、出力ドライブ能力が小さくなっている
０本実施例でも第５図と同様に出力Ｑ、ＱＸの遅延差を
なくすことができる。
の回路図である。
ｌ・・・・・データバッファ、
２・・・・・マスターフリップフロップ、３．４ ・
・・・スレーブラッチ、 ５・・・・・クロックバッファ。
・・・スレーブラッチ、 ５・・・・・クロックバッファ。
以上説明した様に本発明によれば、フリップフロップの
ＱとＸＱの出力の伝搬遅延差をなくし、この回路の後段
に接続される論理設計を簡単に行うことが出来る。
ＱとＸＱの出力の伝搬遅延差をなくし、この回路の後段
に接続される論理設計を簡単に行うことが出来る。
第１図は本発明の原理図、第２図は従来例の回路図、第
３図は従来例の動作波形図、第４図は本発明の一実施例
の回路図、第５図は本発明の一実施例の動作波形図、第
６図は本発明の他の実施例不定＠１＋厚理閉 茅１記 従来側０田譜回 ５１−ｚ 回 一μ−週趣量 ポＬ未＋Ｐ１１Ｆ１ｆｔＪイ下膿５形図テ３目 ｖ−４図 摩り仁１１ＪＩ、Ｆｌ−東洞４列め動作二双形ロ不発明
肩也め矢を伊１−回跨図 第Ａ図
３図は従来例の動作波形図、第４図は本発明の一実施例
の回路図、第５図は本発明の一実施例の動作波形図、第
６図は本発明の他の実施例不定＠１＋厚理閉 茅１記 従来側０田譜回 ５１−ｚ 回 一μ−週趣量 ポＬ未＋Ｐ１１Ｆ１ｆｔＪイ下膿５形図テ３目 ｖ−４図 摩り仁１１ＪＩ、Ｆｌ−東洞４列め動作二双形ロ不発明
肩也め矢を伊１−回跨図 第Ａ図
Claims (1)
- 【特許請求の範囲】 データバッファ（１）、マスターフリップフロップ（２
）、２つのスレーブラッチ（３、４）とクロックバッフ
ァ（５）を有するトランスミッションゲート型フリップ
フロップであって、 該マスターフリップフロップ（２）内の入力データ（Ｄ
）と同データ（ｑ）と、その反転データ（ｘｑ）をそれ
ぞれのラッチ回路（３、４）で出力する様にしたことを
特徴とするトランスミッションゲート型フリップフロッ
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234170A JP2619012B2 (ja) | 1988-09-19 | 1988-09-19 | トランスミッションゲート型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234170A JP2619012B2 (ja) | 1988-09-19 | 1988-09-19 | トランスミッションゲート型フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282711A true JPH0282711A (ja) | 1990-03-23 |
| JP2619012B2 JP2619012B2 (ja) | 1997-06-11 |
Family
ID=16966762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234170A Expired - Fee Related JP2619012B2 (ja) | 1988-09-19 | 1988-09-19 | トランスミッションゲート型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619012B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253367A (ja) * | 1991-01-29 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5656962A (en) * | 1994-11-30 | 1997-08-12 | Intel Corporation | Master-slave flip-flop circuit with bypass |
| WO2020079951A1 (ja) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | データ保持回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106218A (en) * | 1980-12-23 | 1982-07-02 | Fujitsu Ltd | Cmos type dff circuit |
| JPS58168320A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | フリツプフロツプ回路 |
| JPS6179318A (ja) * | 1984-09-27 | 1986-04-22 | Fujitsu Ltd | フリツプフロツプ回路 |
-
1988
- 1988-09-19 JP JP63234170A patent/JP2619012B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106218A (en) * | 1980-12-23 | 1982-07-02 | Fujitsu Ltd | Cmos type dff circuit |
| JPS58168320A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | フリツプフロツプ回路 |
| JPS6179318A (ja) * | 1984-09-27 | 1986-04-22 | Fujitsu Ltd | フリツプフロツプ回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253367A (ja) * | 1991-01-29 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5656962A (en) * | 1994-11-30 | 1997-08-12 | Intel Corporation | Master-slave flip-flop circuit with bypass |
| WO2020079951A1 (ja) * | 2018-10-16 | 2020-04-23 | ソニーセミコンダクタソリューションズ株式会社 | データ保持回路 |
| US11336271B2 (en) | 2018-10-16 | 2022-05-17 | Sony Semiconductor Solutions Corporation | Data holding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2619012B2 (ja) | 1997-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |