JPH0282807A - デイジタル・フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、アナログ・ディジタル変換装置に関し、具体
的には、モデムの受信部で使用されるシグマ・デルタ型
アナログ・ディジタル変換器用のディジタル・フィルタ
に関する。

Ｂ、従来技術及びその課題 データが電話線を介してアナログ信号として送られるデ
ータ伝送システムでは、運ばれるディジタル・データは
、一般的に搬送波信号の変調状態で表わされる。搬送波
信号は、送信端で変調装置によって変調され、受信端で
復調装置によって復調される。変調装置と復調装置の組
立体がモデム（変復調装置）と呼ばれる。

現在のモデムでは、すべての変調処理が信号プロセッサ
の制御下でディジタル方式で実行される。

その場合、アナログ電話線を介して伝送するために、変
調された搬送波のディジタル・サンプルを、アナログ形
式に変換しなければならない。この変換機能は一般に、
ディジタル・アナログ変換器（ＤＡＣ）　、たとえば逐
次近似法に基づく変換器で実行される。しかし、この種
の変換器の代わりに、アナログ構成要素をＶＬＳＩで実
施するのに適した等価なディジタル構成要素で置き換え
ることができる、シグマ・デルタ型変換器が使用される
傾向にある。

電話線を介して受信したアナログ信号は、ディジタルＰ
ＣＭサンプルに変換され、それがモデムの信号プロセッ
サによって復号される。アナログ・ディジタル変換器の
出力のＰＣＭサンプリング速度は、遠隔モデムから受信
したアナログ信号の同期化に使用された遠隔モデム送信
クロックと同位相に保たなければならない。この遠隔モ
デム送信クロックの周波数は、モデムに必要なすべての
周波数、特に、ＰＣＭサンプリング・クロックの周波数
を提供する水晶発振器の周波数と異なってもよい。位相
ロック発振器は、必要なときにＰＣＭサンプリング・ク
ロックを減速または加速するだけでサンプリング周波数
を調節できるように、現遠隔モデムを追跡するのに使用
される。

ＰＬＯ訂正は、従来のアナログ・ディジタル変換器の動
作には深刻な影響を及ぼさないが、シグマ・デルタ型変
換器のディジタル出力にエラーをもたらす。確かに、シ
グマ・デルタ型変換器は、高周波数で電話線を介して受
信したアナログ信号を連続するビット列に変換するアナ
ログ部分と、連続ビット列に応答して低周波数でＰＣＭ
ワード・サンプルを作成するディジタル・フィルタの２
つの部分から構成されている。ＰＣＭサンプリング周期
を短くしたり長くしたりすることによってＰＬＯ訂正を
行なうとき、この訂正の結果、ディジタル・フィルタの
出力端で得られるＰＣＭサンプルの値にエラーが生じる
。

シグマ・デルタ型変換器で使用できるディジタル・フィ
ルタは、ＡＴＴ研究所のＨ，）ｌｅｌｅｉｓの論文”Ａ
　Ｎｏｖｅｌ　Ａｒｃｈｉｔｅｃｔｕｒｅ　Ｄｅｓｉｇ
ｎｆｏｒ　ＶＬＳＩＩ＊ｐｌｅｍｅｎｔａｔｉｏｎ　　
ｏｆ　　ａｎ　　ＦＩＲＤｅｃｉｍａｔｉｏｎ　　Ｆｉ
ｌｔｅｒ　Ｐ′（ＩＥＥＥｌ　１９８５年、ｐ、１３８
０）に記載されている。これは、２重積分シグマ・デル
タ変調出力の１０２４ｋＨｚの１ビツト・コードの１８
ｋＨｚのＰＣＭサンプルへの１０進化を実行するもので
ある。フィルタ応答は、５ｉｎｃ３（ｆ）であり、２重
積分を使って生成された変調に対して減衰をもたらす。

このフィルタの実施態様では、３つの累算機構中の１９
２個の入力サンプル（１０２４／１８Ｘ３）の間に、入
力ビットが１に等しいとき係数を累計することによる、
係数の生成とたたみこみの実行が必要である。６４個の
入力サンプルごとに、出力ＰＣＭサンプルが、累算機構
の出力端で生成される。上記のよう・に、フィルタの出
力端でのＰＣＭサンプリング速・度がもはや遠隔モデム
送信クロックと同位相でないと仮定する。上記論文では
このことは予想されていないが、ＰＣＭサンプリング周
期を短縮したり延長したりしてＰＬＯ訂正を行なうこと
ができる。その場合、１つの累算機構中で累計される係
数が１つ多（または１つ少なくなり、出力ＰＣＭサンプ
ルの値にエラーが生じる。

したがって、本発明の目的は、ディジタル・フィルタか
らのＰＣＭサンプルの出力を制御するクロックを減速ま
たは加速するためにＰＬＯ訂正が行なわれるとき、出力
ＰＣＭ値にエラーが導入されることを回避するようにな
された、モデム中で使用されるシグマ・デルタ型変換器
用の改良されたディジタル・フィルタを提供することで
ある。

Ｃ０問題点を解決するための手段 この目的を達成するため、周波数Ｆの第１のクロックに
よって供給される速度で入力ディジタル信号を受信し、
Ｆの約数である周波数ｆの第２のクロックによって供給
される速度で出力ディジタル信号を供給し、周波数ｆの
クロックが遠隔クロッりと同期しなくなったとき、減速
または加速される、有限のパルス応答をもち、Ｆとｆの
比率Ｎの倍数であるＸ個のタップを備え、最後の値０の
タップを含む形式の本発明のディジタル・フィルタはク
ロックＦの各パルスで、所定の入力信号値と関連する累
算機構に依存する所定のタップ係数との積を加算する、
倍数Ｘに等しい数の累算機構を含み、さらに、クロック
Ｆの各サイクル中に入力信号値とタップ係数の積を複数
の累算機構のそれぞれにロードする処理回路、速度ｆで
各累算機構の内容を連続的に出力することにより速度ｆ
で出力ディジタル信号を供給する出力回路、及び上記処
理回路によって最初にロードされる累算機構として、そ
の内容が出力ディジタル信号として出力された累算機構
を選択する選択回路を含む。これにより累算機構に累積
された出力される最後の積は常にＯであり、したがって
対応する時間間隔を使って周波数Ｆを調節することがで
きる。

なお、本発明は実施例では以下の如く作用する。

１つのシグマ・デルタ・サンプリング周期の間に、この
フィルタは、３つの累算機ｅｌｌ（３８，４０，４２）
のうちの１つをロードするため、シグマ・デルタ・クロ
ックよりも３倍速く走行する１つの加算器（３６）を多
重化（４４）することにより、３つの並列動作を実行す
る。アナログ・ディジタル変換器は遠隔モデム送信クロ
ックと同位相に保たなければならないので、ＰＣＭサン
プリング・クロックは、ときどきＰＣＭサンプリング・
クロック周期に１つの水晶発振周期を加え、または差し
引くことによって行なわれる位相追跡によって制御され
る。各ＰＣＭサンプリング時間ごとに累算機構が加算器
によってロードされる順序を回転させると、その内容が
ＰＣＭ出力サンプルとして使用される累算機構に加える
べき最後の係数値として０を得ることができる。すなわ
ち、各ＰＣＭサンプル値は、最後の計算の前に、対応す
る累算機構で１シグマ・デルタ・クロック周期の間利用
できる。ＰＣＭサンプリング周期を短縮または延長する
訂正の場合、取り消された、または繰り返された最後の
計算で以前の累算機構内容に０が加えられるので、出力
されるＰＣＭサンプルの値は変わらない。

Ｄ、実施例 第４図を参照すると、電話線から受信したアナログ信号
が、シグマ・デルタ符号画工０により高周波数Ｆ（この
実施例では８８４ｋＨｚ）で連続するビット列に変換さ
れる。次いで、本発明によるディジタル・フィルタ１２
が、ＰＣＭワードを作成し、それがレジスタ１４にロー
ドされ、周波数ｆ＝１４．４ｋＨｚでサンプリングされ
、モデムの信号プロセッサ１６によって使用される。各
ワードは、１６ビツトを含むものと仮定するが、これは
本発明の重要な特徴ではない。

シグマ・デルタ型符号器１０は、本発明の一部ではない
ので、ここでは詳細には説明しない。本発明で使用でき
るシグマ・デルタ型符号器の説明は、論文”Ａ　ＩＪｎ
ｉｔｙ　Ｂｉｔ　Ｃｏｄｉｎｇ　Ｍｅｔｈｏｄ　ｂｙＮ
ｅｇａｔｉｖｅ　Ｆｅｅｄｂａｃｋ″（Ｉ　Ｅ　Ｅ　Ｅ
　Ｐｒｏｃｅｅｄｉｎｇｓ　ｓＶｏ　１．５１．１）ｐ
、１５２４−１５３５．１９６３年１１月）、及び”Ａ
　Ｕｓｅ　ｏｆ　ＤｏｕｂｌｅＩｎｔｅｇｒａｔｉｏｎ
　　ｉｎ　　Ｓｉｇｍａ−ｄｅｌｔａ　　Ｍｏｄｕｌａ
ｔｉｏｎ　”　　（ｒＥ　Ｅ　Ｅ　　Ｔｒａｎｓａｃｔ
ｉｏｎ　　１Ｃｏｍａ、、　　Ｖｏ　１．　　Ｃｏｎ　
−３４、ｐｐ、７２−７８．１９８６年１月）に記載さ
れている。

周波数ｆ及びＦ′を供給するクロックは、一般にモデム
で必要なすべての周波数を供給する単一クロックから生
成される。この単一クロックは、水晶発振器から誘導さ
れる。この実施例では、こうしたモデム・クロックは、
２．５９２ＭＨｚの周波数をもち、それを３分割して、
８８４ｋＨｚのシグマ・デルタ・クロック（Ｆ）が得ら
れ、それを１８０分割して１４．４ｋＨ２のＰＣＭサン
プル・クロックが生成される。

ディジタル・フィルタ１２を、第２図に機能的に示す。

シグマ・デルタ・サンプリング速度とＰＣＭサンプリン
グ速度の比の値をＮとする（Ｎはデシメーシロン係数と
も呼ばれる）と、フィルタ１２は５ｉｎｃ３（ｆ）型で
あり、２重積分によって生成された変調に対して減衰を
もたらす。こうしたフィルタは、以下のように計算され
る３Ｎ個の係数を含む。

ｎ＝Ｎ・−２Ｎ−Ｉ Ｈ（ｎ）−（３Ｎ−ｎ　−１）（３Ｎ−ｎ）／２ｎ＝２
Ｎ　・−３Ｎ−１ 第２図かられかるように、このフィルタの動作は、ＰＣ
Ｍ出力サンプルをすべて計算するために、３Ｎ個の入力
サンプルの平均を取ることである。

フィルタの各セルは、Ｔ＝１／Ｆの遅延を導入する。本
発明のこの実施例では、フィルタ１２は、続ビット列に
対応する）サンプルを５（ｊ）（ｊ＝１．２．３１．、
、）と置き、シグマ・デルタ・フィルタ１２の出力端で
作成されるＰＣＭサンプルをＰ　（ｊ）と置く。Ｎ＝４
なので、出力速度は、４ｆ（ｆは入力速度）となり、ｊ
＝４．８．１２１１０．に対応するＰＣＭサンプルＰ（
ｊ）が、生成される。

第１表に示すように、各ＰＣＭサンプルは、以下の式で
表わされる。

の係数及びＴ＝１／８８４ｍ５の遅延を含む。

話を簡単にするため、以下の例ではＮ＝４と仮定する。

この場合、フィルタは、３Ｎ＝１２個１７）係数をもち
、そのうち１０個はＯではない。これらの係数は以下に
示す通りである。

ただし　ｋ＝１．２１９．。

シグマ・デルタ・フィルタ １２に入力される （連 Ｓ（１）、Ｈ（０） ＋Ｓ（２）、Ｈ（１） ＋Ｓ（３）、Ｈ（２） ＋Ｓ（４）、Ｈ（３） ÷Ｓ（５）、Ｈ（４） ＋Ｓ（６）、Ｈ（５） ＋Ｓ（７）、Ｈ（６） ÷Ｓ（８）、Ｈ（７） ＋５（１２）、ＨＱｌ） Ｐ　（１２） 厘１表 Ｓ（５）、Ｈ（０） ÷ｓ（６）、Ｈ（１） ＋ｓ（７）、Ｈ（２） ÷Ｓ（８）、Ｈ（３） ＋５（１２）、Ｈ（７） 、５（１３）　、Ｈ（８） ＋５（１４）、Ｈ（９） ＋５（１５）、Ｈ（１０） ＋５（１６）、ＩＱｌ） Ｓ　（１８） ＋５（１２）　Ｈ（３） ＋５（１３）、Ｈ（４） ＋５（１４）、Ｈ（５） ＋５（１５）、Ｈ（６） ＋５（１６）、Ｈ（７） ＋５（１７）　Ｈ（８） ＋５（１８）、■（９） ＋５（１９）、Ｈ（１０） ＋５（２０）　Ｈ（１１） Ｐ　（２０） Ｓ（１３）　Ｈ（０） 、５（１４）、Ｈ（１） ＋５（１５）、Ｈ（２） −Ｓ（１６）　Ｈ（３） ＋５（１７）　Ｈ（４） ＋５（１７）、Ｈ（５） ＋５（１７）、Ｈ（６） ＋５（１７）、Ｈ（７） 各サンプル５（ｊ）が３つの出力サンプルの計算に関係
することが観察できる。たとえば、第１表に示すように
、Ｓ　（１０）は下記の計算に関係する。

Ｐ（１２）ただし　Ｈ（９）＝　　３ Ｐ（１６）ただし　Ｈ（５）＝１２ Ｐ　（２０）ただし　）Ｉ（１）＝　　１こうした特殊
性が第３図に明らかに現われている。

各曲線は、上記のように定義された各フィルタ係数Ｈ（
ｊ）（ｊ＝０ないしｉｆ）を表わす点がら構成される。

入力サンプル５（ｊ）が＋１（ビットｏに対応する）及
び−１（ビット１に対応する）の２つしか値を取らない
ことを考慮して、第２図に示したフィルタの実施態様を
簡単にすることができる。

こうすると、各乗算が１回の加算または１回の減算に変
わり、フィルタの複雑さが減少する。

上記のように、各入力サンプルＳ（’ｉ）は連続する３
つの出力サンプルの計算に関係する。すなわち、Ｈ（ｎ
）の重みをもつ第１のサンプルとＨ（ｎ＋Ｎ）の重みを
もつ第２のサンプルとＨ（ｎ＋２Ｎ）の重みをもつ第３
のサンプルである。したがって、フィルタを実現するに
は３つの累算機構で十分である。１シグマ・デルタ周期
中に、このフィルタは３回の並列動作を実行しなければ
ならない。これは、３倍速く走行する１台の加算器を多
重化することにより、効率よ〈実施できる。

たとえば、この実施例では、加算器は、Ｆ＝８８４ｋＨ
ｚの各クロック周期で３回動作を実行しなければならな
い。これは、加算器が２．５９２ｋＨｚのモデム発振器
の周波数で走行することを意味する。

第１図は、本発明によるデシメーシロンフィルタを示す
。３つのレジスタ２２．２４．２６に、クロックＦの各
周期の間に、交互に指標値Ｉ、Ｉ２、Ｉ３がロードされ
る。実際、クロックＦの各周期は、好ましい実施例では
２．５９２ｋＨｚのモデム発振器の周期である３つのサ
イクルに分割される。

各指標レジスタＩｆ（ｉは１．２または３）が、これら
のサイクルの１つの間に対応するロード信号Ｌｉの活動
化によってロードされる。同様に、マルチプレクサ２８
は、レジスタＩｉを選択するための選択信号Ｓｉによっ
て活動化される。通常、各サイクルで、マルチプレクサ
２８によって選択された１つのレジスタの値が、線３０
を介して増分器／減分器２０に入力され、そこで増分さ
れてから対応するレジスタにロードされる。ロード信号
及び選択信号を活動化するのに使用される方式及び順序
は、本発明の本質的な特徴の１つで゛あり、後で説明す
る。

Ｓ　ｉ　ｎ　ｃ３フィルタのパルス応答は、方程式（１
）から導けるので左右対称であることに留意されたい。

したがって、３Ｎの代わりに、３Ｎ／２個の係数が必要
である。したがって、Ｎが偶数の場合、指標は０から３
Ｎ／２−１まで増加し、次いで、３Ｎ／２−１から０ま
で減少する。Ｎが奇数の場合、指標はＯから（３Ｎ＋１
）／２まで増加し、次いで（３Ｎ−１）／２から０まで
減少する。たとえば、好ましい実施例では、Ｎ＝６０で
あり、したがって、指標はＯから８９まで増加し、次い
で、８９から０まで減少する。こうした増分／減分は増
分器／減分器２０によって容易に実行される。

マルチプレクサ２８から出力された指標値は、ＲＯ８３
２に対するアドレスとして使用され、対応するフィルタ
係数をもたらす。この実施例では、３Ｎ／２個の係数（
好ましい実施例では９０）を記憶するだけでよいことに
留意されたい。

すでに説明したように、対応するシグマ・デルタ・ビッ
トがＯのとき、入力サンプル５（ｊ）は＋１に等しく、
シグマ・デルタ・ビットが１のときは−１に等しい。そ
のため、ＲＯ８３２から供給される係数が、ＸＯＲ論理
回路３４に入力され、論理回路３４は第２の入力として
シグマ・デルタ・ビットをも受は取る。したがって、係
数の２進値は、シグマ・デルタ・ビットが０のときは変
更されないままであり、シグマ・デルタ・ビットが１の
ときはＸＯＲ論理回路３４によって補数化される。ＸＯ
Ｒ論理回路３４の出力は、加算器３６に供給され、そこ
で、後で説明するように、ＰＣＭサンプル値を累計する
のに使用される。この時点で、その入力サンプル５（ｊ
）が−１に等しいシグマ・デルタ・ビット″１″も加算
器３６に対する桁上げとして使用され、ＲＯ８３２から
出力された対応する係数の反転値を表わす２進値が得ら
れることに留意されたい。

指標レジスタ２２．２４．２６と同様に、クロックＦの
各周期の間に、３つの累算機構に交互に、加算器３６に
よって実行された加算の結果がロードされる。指標レジ
スタと同じ順序で、１つのサイクル中に、累算機構ＡＣ
ｉの内容を選択するための選択信号５ｉ（ｉは１．２．
３）によって、マルチプレクサ４４が活動化される。線
４６を介して加算器３６への入力としてフィードバック
され、そこで、シグマ・デルり・サンプルが０の場合は
新しい係数に追加され、シグマ・デルタ・サンプルが１
の場合は反転された係数に追加される。

Ｎ個の係数が１つの累算機構中に累計された後、その内
容が、ＰＣＭサンプル値として出力レジスタ４８に供給
される。このために、ＰＣＭ周波数ｆで供給されるロー
ド信号ＬＤが活動化して、出力線５０上にレジスタ４８
の内容を出力し、選択されたばかりの累算機構からの新
しいＰＣＭ値をロードする。次いで、この累算機構がリ
セット信号Ｒｉ　（ｉは累算機構の順序）の活動化によ
ってリセットされる。

ここで、モデム変換器の出力のＰＣＭサンプリング速度
は、遠隔モデム送信クロックと同位相に保たなければな
らないことを想起されたい。これは、ディジタル位相ロ
ック発振器（ＰＬＯ）を使ってサンプリング・クロック
を制御することによって実施される。位相追跡は、しば
しばサンプリング・クロック期間に１または複数のＰＬ
Ｏステップを追加または差し引くことによって容易に実
施できる。なお、ＰＬＯステップのサイズが小さいほど
、クロック訂正が滑らかになることは明らかであろう。

上記のように、モデムのすべてのタイミングは単一クロ
ック（好ましい実施例では２゜５９２ｋＨｚの水晶発振
器）から誘導される。この単一クロックがプログラマブ
ル分割器に供給され、まず３分割してクロックＦが生成
され、次いでＮ分割してクロックｆが生成される。この
プログラマブル分割器は、モデムの信号プロセッサの制
御下にある。ＰＬＯ訂正が必要なとき、信号プロセッサ
は、プログラマブル分割器の省略時の値を変更する。こ
のため、発振器のサイクルの追加やスキップが可能にな
る。訂正が実行されると、プログラマブル除算器がその
省略時の値に戻る。

従来のシステムに改良を加えない場合、ＰＬＯ訂正によ
って係数が１つ余分に累計されまたは１つ失われ、その
結果出力ＰＣＭサンプル値にエラーが生じる。本発明の
本質的な特徴は、以後で説明するように、こうしたエラ
ーの発生を回避することである。

上述のように（式（１）を参照）、フィルタ係数は３つ
の「ウィンドウ」に分割される。

ウィンドウＩ　　Ｈ（０）１．、、、、、Ｈ（Ｎ−１）
ウィンドウ２　　Ｈ（Ｎ）１００００、Ｈ（２Ｎ−１）
ウィンドウ３　　Ｈ（２Ｎ）１０３１、Ｈ（３Ｎ−１）
第３図に示すように、任意の入力サンプル５（ｊ）に、
各フィルタ・ウィンドウから１つの係数が掛けられる。

最後の係数Ｈ（３Ｎ−１）は０に等しいので、ＰＣＭ出
力サンプルの値が、それが出力レジスタにロードされる
１つ前のシグマ・デルタ周期（クロックＦ）の間に、対
応する累算機構で利用できる。したがって、係数０をも
つ最後の累計が常に最後に計算される場合、この累計が
、ＰＬＯ訂正がサンプリング周期を短縮するときスキッ
プされたり、ＰＬＯ訂正がサンプリング周期を長（する
ときに２回実行される場合に、計算の結果は影響を受け
ない。したがって、各ＰＣＭサンプリング・パルスで、
累算機構は、ウィンドウ１の係数が必ず最初に処理され
、次にウィンドウ２の係数、最後にウィンドウ３の係数
が処理されるように「回転」され、したがって（ＰＬＯ
訂正の影響を受けることがあり得る）ウィンドウ３の最
後の累算機構は０に等しい最後の係数に必ず対応する。

次にこの処理をフィルタ動作に統合する本発明の詳細を
、第５図に関して説明する。

第５図に示す実施態様は２つのカウンタを含む。

すなわち、周波数３Ｆの発振器からシグマ・デルタ・ク
ロックＦを作成するサイクル・カウンタ６０、！：、Ｐ
ＣＭサンプルが出力レジスタにロードされる度に増分さ
れるウィンドウ・カウンタ６２である。

すでに説明したように、ＰＬＯ訂正は、ＰＣＭサンプリ
ング・クロックを加速または減速するものである。した
がってＰＣＭクロック信号は、サイクル・カウンタ４０
にＰＬＯ訂正を考慮できるように、線６４上を介してカ
ウンタ４０に入力として供給される。こうしたサイクル
・カウンタの実施態様は、第６図に示すような状態生成
機構を用いて作成できる。通常、ＰＣＭクロック信号は
、発振器３Ｆの１サイクル中に活動状態になるが、第１
図の出力レジスタ４８に累算機構の内容がロードされる
２サイクル前に活動状態に・なる。ＰＬＯ訂正がない場
合、ＰＣＭクロック信号は状態Ａの間だけ活動状態にな
る。この場合、システムは、中断なしに、状態ＡからＢ
に、状態ＢからＣに、状態ＣからＡに移る。この場合、
サイクル・カウンタ６０は、「３分割」カウンタである
。図では、ＰはＰＣＭクロック信号の発生を表わし、Ｐ
はＰＣＭクロック信号の非発生を表わすことに留意され
たい。

ＰＬＯ訂正によってサンプリング周期間に余分のサイク
ルが追加され、したがってＰＣＭクロックの速度が低下
すると、ＰＣＭクロック信号信号状態Ｂの間に活動状態
になる。その結果、サイクル・カウンタのその周期に状
態Ｃ°が追加される。

サンプリング間隔から１サイクルが抑制されて、ＰＣＭ
クロックの速度が増すと、ＰＣＭクロック信号信号状態
Ｃの間に活動状態になる。この場合、２つの追加状態Ａ
１とＢ９がサイクル・カウンタの周期に追加される。状
態ＡとＡ“はウィンドウ１からの係数の累計、状態Ｂと
Ｂｏはウィンドウ２からの係数の累計、状態ＣとＣ′は
ウィンドウ３からの係数の累計に対応することに留意さ
れたい。ＰＬＯ訂正は、状態Ｃ“を追加しまたは状態Ｃ
をスキップすることにより、ウィンドウ３の係数に影響
を及ぼすだけである。

Ａ’　　Ｂ’　　Ｃ’はそれぞれＡｌＢ、Ｃと同一なの
で、状態生成機構では３つの状態しか必要でない。それ
には、その回路中で２つの変数だけを使用すればよい。

これらの変数Ｑ１、Ｑ２は、様々な状態に関連するとき
、以下の値を取ることができる。

Ｑｓ　　　　Ｑ２ Ａ（またはＡ’）＝＝＞　　　　ＯＯ Ｂ（またはＢ’）＝＝＞　　　　ＯＩ Ｃ（またはＣ’）＝＝＞　　　　ｔ　　　　を第６図の
状態生成機構に対応する、出力Ｑ１、Ｑ２を供給するサ
イクル・カウンタ６０は、所定の方法で容易に決定でき
るが、この方法は本発明の本質的な特色ではないので、
説明は省略する。

復号回路６６は、上記の２進値を取る２つの変数Ｑ１と
Ｑ２の関数としてＡ、８１Ｇの値を供給する論理回路で
ある。したがって、復号回路４３は次の３つの出力を供
給する。

Ａ　”　Ｑ　１・　Ｑ２ Ｂ＝Ｑ、・　Ｑ２ Ｃ＝Ｑ、・　Ｑ２ 同様に、ウィンドウ・カウンタ６２の実施態様は、第７
図に示すような状態生成機構を用いて作成できる。これ
は３つの状態ＷＯ１Ｗ１、Ｗ２を含む。システムは、Ｐ
ＣＭクロック信号がない（Ｐで表わされる）限り、状態
ｗｏ、ｗｉまたはＷ２に留まり、ＰＣＭクロック信号が
発生する（Ｐで表わされる）と次の状態に進む。

サイクル・カウンタをサポートする状態生成機構の場合
と同じく、ウィンドウ・カウンタも、第７図の状態生成
機構に基づく方法で容易に決定できるが、その方法は本
発明の本質的な特色ではないので、説明は省略する。

３つの状態が必要なので、ウィンドウ・カウンタをサポ
ートする状態生成機構では、回路中で２つの変数を使用
する必要がある。これらの変数Ｑ３、Ｑ４は、様々な状
態に関連するとき、以下の値を取る。

Ｑ３　　　　　Ｑ４ ｗｏ＝＝＞　　　　　ｏ　　　　　　。

Ｗ１＝＝＞　　　　　１　　　　　０ ｗ２　　　＝＝＞　　　　　０　　　　　１したがって
、復号回路６８は、２つの変数Ｑ３とＱ４の関数として
ＷＯｌＷｌ、Ｗ２の値を提供する論理回路である。

ＷＯ＝Ｑ３・Ｑ４ Ｗ１＝Ｑ３・Ｑ４ Ｗ２　　＝Ｑ３・Ｑ４ 第１図に示すフィルタ装置の動作に戻る。ウィンドウ・
カウンタ８２が状態ＷＯ（００）にあるとき、まずウィ
ンドウ１の係数を用いて累算機構Ａｃｔで累計が実行さ
れ、次いで、ウィンドウ２の係数を用いて累算機構ＡＣ
３で、最後にウィンドウ３の係数を用いて累算機構ＡＣ
２で実行される。ウィンドウ・カウンタ６２が状態Ｗｌ
（０１）にあるとき、まずウィンドウ１の係数を用いて
累算機構ＡＣ２で、次いでウィンドウ２の係数を用いて
累算機構Ａｃｔで、最後にウィンドウ３の係数を用いて
累算機構ＡＣ３で累計が実行される。

ウィンドウ・カウンタが状態Ｗ２（１０）にあるとき、
まずウィンドウ１の係数を用いて累算機構ＡＣ３で、次
いでウィンドウ２の係数を用いて累算機構ＡＣ２で、最
後にウィンドウ３の係数を用いて累算機構Ａｃｔで累計
が実行される。それが、ウィンドウ３の係数を累計する
ために最後に選択され、したがってＰＣＭサンプル値を
供給する累算機構であり、その累計機構が、累計の結果
が出力された後で、（ウィンドウ１係数用の）最初の累
算機構として使用される。こうした法則は以下に示す第
２表で明確に示すことができる。

第２表 ↓ Ｗ２　　　　　　　　ＡＣ３−＞　　ＡＣ２−＞　　Ａ
Ｃ１各状態ＷＯ１ＷＬＷ２ごとにＰＣＭサンプル値が、
ボックス内の累算機構にある。

第５図に示すように、ＰＣＭクロック信号は、ウィンド
ウ・カウンタ６２を増分するためにシフト・レジスタ７
０中で２サイクル遅延され、第８図に関して後で見るよ
うに、出力レジスタにＰＣＭサンプルをロードさせる信
号ＬＤ用に３つのサイクル遅延される。ウィンドウ・カ
ウンタ６２はＰＣＭサンプルが出力される度に増分され
る。この増分はＰＣＭクロック信号の発生によって開始
される。ＰＬＯ訂正がないとき、サイクルＡでのＰＣＭ
クロックの発生にサイクルＡで直ちに反応することは不
可能であり、またもちろん減速されたＰＣＭクロック・
パルスがあるとき、ＰＣＭクロック信号がサイクルＢで
発生した場合にサイクルＡで反応することは不可能なの
で、２サイクルの遅延により、ウィンドウ・カウンタ６
２は、ＰＣＭクロック信号の発生に続くサイクルＡで準
備状態になることができる。

デシメーシＦンフィルタの動作を制御するすべての信号
を生成する論理回路（第５図にブロック７２で示した）
を第８図に詳細に示す。

すでに説明したように、ウィンドウ・カウンタ６２が状
態ＷＯ（すなわち、ＷＯ＝１かつＷ１＝Ｗ２＝Ｏ）のと
き、ロード信号Ｌ１がＯＲ回路８２及びＡＮＤ回路８４
によって活動状態になるので、ＡＮＤ回路８０−１が活
動化され、サイクルＡの間にウィンドウ１の係数を累算
機構Ａｃｔで累計することができる。マルチプレクサ２
８と４８を選択させる選択信号Ｓ１は完全なサイクルＡ
の間にＯＲ回路８２の出力端で供給されるが、この選択
信号Ｓ１と発振器クロック３Ｆの合成の結果生じるロー
ド信号Ｌ１は、信号Ｓ１が利用可能になった後に活動化
されることに留意されたい。

この時間差により、指標レジスタＩＩ、Ｉ２．Ｉ３及び
累算機構Ａｃｔ、ＡＣ２、ＡＣ３（第４図参照）に、新
しい値がロードされる前に選択可能になる。

次いで、サイクルＢの間に、ＡＮＤ回路９２−１が活動
化され、ＯＲ回路９４とＡＮＤ回路９６によるロード信
号Ｌ３の活動化により、ウィンドウ２の係数を累算機構
ＡＣ３で累計できるようにする。選択信号Ｓ１の場合と
同様に、選択信号Ｓ３は、ロード信号Ｌ３が利用可能に
なるよりクロック３Ｆの半サイクル前に利用可能になる
。

最後に、サイクルＣの間に、ＡＮＤ回路８θ−１が活動
化され、ＯＲ回路８８とＡＮＤ回路９０によるロード信
号Ｌ２の活動化により、ウィンドウ３の係数を累算機構
ＡＣ２で累計できるようにする。選択信号Ｓ２は、ロー
ド信号Ｌ２よりクロック３Ｆの半サイクル前にＯＲ回路
８８の出力端で利用可能になる。

ウィンドウ・カウンタ６２が状態ＷＯにある限り、上記
のシーケンスが繰り返される。ＰＣＭクロック信号Ｐが
発生するとすぐ、サイクルＡ（ＰＬＯ訂正なし）または
サイクルＢ　（ＰＣＭクロック減速）またはサイクルＣ
（ＰＣＭクロック加速）の間に、ウィンドウ・カウンタ
８２が状態ＷＯかう状態Ｗ１に移る（第７図を参照）。

この状態のとき、ＡＮＤ回路８０−２がまずサイクルＡ
の間に活動化され、次いでＡＮＤ回路８０−２がサイク
ルＢで、最後にＡＮＤ回路９２−２がサイクルＣで活動
化される。このシーケンスにより、まずＯＲ回路８８と
ＡＮＤ回路９０によって選択信号Ｓ２とロード信号Ｌ２
が活動化され（その結果、累算機構ＡＣ２中でウィンド
ウ１の係数が累計される）次いで、ＯＲ回路８２とＡＮ
Ｄ回路８４によって選択信号Ｓ１とロード信号Ｌ１が活
動化され（その結果、累算機構Ａｃ１中でウィンドウ２
係数が累計される）、最後にＯＲ回路９４とＡＮＤ回路
９６によって選択信号Ｓ３とロード信号Ｌ３が活動化さ
れる（その結果、累算機構ＡＣ３中でウィンドウ３係数
が累計される）。

再び、ＰＣＭクロック信号が発生すると、ウィンドウ・
カウンタ８２は状態Ｗ１からＷ２に移る。

この場合、まず選択信号Ｓ３とロード信号Ｌ３が、ＡＮ
Ｄ回路９２−３、ＯＲ回路９４及びＡＮＤ回路９６によ
ってサイクルＡの間に活動化され（その結果、累算機構
ＡＣ３中でウィンドウ１の係数が累計される）次いで選
択信号Ｓ２とロード信号Ｌ２が、ＡＮＤ回路８Ｅ３−３
、ＯＲ回路８８及びＡＮＤ回路９０によってサイクルＢ
で活動化され（その結果、累算機構ＡＣ２中でウィンド
ウ２の係数が累計される）、最後に選択信号Ｓ１とロー
ド信号Ｌ１が、ＡＮＤ回路８０−３、ＯＲ回路８２及び
ＡＮＤ回路８４によってサイクルＣで活動化される（そ
の結果、累算機構Ａｃ１中でウィンドウ３の係数が累計
される）。

第８図に示すように、シフト・レジスタ７０（第５図を
参照）中の３Ｆの３サイクル遅延されたＰＣＭクロック
信号によって活動化される信号ＱＣを使って、次の信号
Ｒ１、Ｒ２、Ｒ３及びロード信号ＬＤが生成される。

リセット信号Ｒ１、Ｒ２、Ｒ３は、それぞれＡＮＤ回路
９８、ＡＮＤ回路１００及びＡＮＤ回路１０２によって
供給される。各リセット信号は、対応する選択信号の発
生によって活動化される。

選択信号は、それ自体３Ｆの２サイクル遅延されたＰＣ
Ｍクロック信号によって活動化されたウィンドウ・カウ
ンタからの信号ｗｏ１ｗｉまたはＷ２の発生によって生
成されたので、これは、ＱＣの時間に発生するリセット
信号（３Ｆの３サイクル遅延されたＰＣＭクロック信号
）が、対応する選択信号に対して３Ｆの１サイクル遅延
されることになる。

信号ＬＤに関する限り、ＰＬＯ訂正のために３Ｆの３サ
イクル遅延が必要である。ＰＬＯ訂正がないとき、１つ
の累算機構中のフィルタ係数の各累算機構の終了は、必
ずサイクルＣの間に起こる。

加速ＰＬＯ訂正が発生すると仮定すると、サイクルＣが
スキップされることになる。最後の係数はＯなので、累
計の結果はすでに累算機構中で利用できるが、ＰＬＯ訂
正がない場合には可能なように、喪失サイクルＣで累計
値を出力することは不可能である。すでに説明したよう
に、累算機構は、それが次のサイクルで最初に選択され
るＰＣＭサンプル値を供給する累算機構となるように「
回転」される。したがって、ＰＣＭサンプル値は次のサ
イクルＡの間にこの累算機構中にある。出力レジスタ４
８にＰＣＭサンプル値を供給させる信号ＬＤがサイクル
Ａで発生するが、ＡＮＤ回路１０４中で３Ｆの３サイク
ル遅延される（第５図のシフト・レジスタ７０からの信
号ＱＣ）のは、このためである。

再び、話を簡単にするために、Ｎ＝４の例を示す。これ
は、デシメーシロンフィルタが１２個の係数Ｈ（ｎ）を
もつことを意味する。ただし、ｎ＝０１Ｌ、、、、１１
で、Ｈ（０）　＝Ｈ（１１）＝０である。

まず、ＰＬＯ動作がないと仮定すると、第３表は、入力
サンプルＳ　（Ｊ）（ｊ＝１ないし１４）の計算の順序
を示す。表の最初の列は入力サンプルの数を示す。各入
力サンプルで、最初の列は、クロック３Ｆの８つのサイ
クルを示す数列１．２．３を含む。それらのサイクル中
に、３つの累算機構を使って、それぞれ２列目、３列目
及び４列目に示すフィルタ係数（またはその逆数）が累
計される。５列目は、４回の累計ごとに、各累算機構か
ら交互に作成されるＰＣＭサンプルを示す。

第２表を見るとわかるように、最後のフィルタ係数ＨＯ
（１１）（及び第１のフィルタ係数）にその値Ｏが書き
込まれる。これは、各ＰＣＭサンプル値が、最後の累計
が行なわれる１サイクル前に対応する累算機構中で利用
可能であることを意味する。ＰＣＭサンプルを供給する
累算機構は「回転」されて、次の計算のための第１の累
算機構として使用されるので、ＰＣＭサンプルは次のサ
イクルの初めに、次に選択された累算機構中で利用可能
となる。すなわち、入力サンプル５（８）が存在する３
サイクルの間に、３回の累計が実行される。

１、ＡＣ２＝ＡＣ２＋Ｓ　　（８）、Ｈ（３）２、ＡＣ
１＝ＡＣ１＋Ｓ　　（８）、Ｈ（７）３、ＡＣ３＝ＡＣ
３＋Ｓ　　（８）、Ｈ（１１）＝ＡＣ３ 次の入力サンプル５（９）について、ＰＣＭサンプルＰ
（８）を表わすＡＣ３の内容が出力レジスタに転送され
、ＡＣ３がリセットされる。したがって、累計の順序は
以下のようになる。

１、　　ＡＣ３＝Ｓ　（９）、Ｈ（０）＝０２、　　Ａ
Ｃ２＝ＡＣ２＋８　（９）、Ｈ（４）３、　　ＡＣ１＝
ＡＣ１＋５（９）、Ｈ（８）第４表は、ＰＣＭクロック
を加速するＰＬＯ訂正がある場合を示す。すでに説明し
たように、サンプリング周期が、サイクルＣの抑制によ
って短縮される。すなわち、この場合には、入力サンプ
ル５（８）を含む計算に対応する第８のサイクルが抑制
される。このサイクル中の累計は係数Ｈ（１１）＝０に
対応するので、こうした抑制の結果、エラーは生じない
。したがって、ＰＣＭサンプル値は、依然としてＡＣ３
中にある前の累計５（７）、Ｈ（１０）から取られる。

第５表は、ＰＣＭクロックを減速させ、その結果サイク
ルＣ゛だけサンプリング周期を長くするＰＬＯ訂正があ
る場合を示す。すなわち、この場合には、ＡＣ３中の最
後の累計は２回（サイクル３と４中に）実行される。対
応するフィルタ係数Ｈ（１１）　＝Ｏなので、補足サイ
クルのこうした追加は結果にとって重要ではない。５（
７）、Ｈ（１０）に対応する最後の重要な累計は、３サ
イクルの間ＡＣ３中に存在する。

すでに述べたように、本発明の本質的な特徴は、サイク
ルＣをスキップまたは繰り返すことにより、ＰＣＭサン
プルの計算にエラーを伴うことなくＰＬＯ訂正を実行で
きる、累算機構の「回転」である。サイクルＣのスキッ
プまたは繰返しをもたらすＰＬＯ訂正は、サンプリング
間隔を短縮（ＰＣＭクロックが増速されるとき）または
延長ＣＰＣＭクロックが減速するとき）する訂正である
。実際には、デシメーシロンフィルタのパルス応答の最
初の係数がＯである場合、（１つのＰＬＯステ。

プだけを追加または差し引くときには、これは不要であ
る）サンプリング・クロック周期に３つのＰＬＯステッ
プを追加または差し引くことによって位相追跡を実行す
ることが可能である。サンプリング周期を３基本サイク
ル短縮することによってＰＬＯ訂正が実行されると仮定
すると、ＰＣＭクロック信号が３サイクル早く発生する
ことになる。ＰＣＭクロック信号は依然としてサイクル
Ａで発生するので、こうした動作は、クロックＦに影響
を与えない。ＰＬＯ動作を１サイクル短縮する場合と同
様に、ウィンドウ３で動作する累算機構の内容が、ＰＣ
Ｍサンプル値として出力される。

省略される計算が最後の係数Ｈ（１１）　＝Ｏを含むの
で、ＰＬＯ動作の結果、この値にエラーは生じない。

サンプリング周期を３サイクル延長することによってＰ
ＬＯ訂正が実行される場合、ＰＣＭクロック信号は３サ
イクル遅れて発生する。この場合も、ＰＣＭクロック信
号はサイクルＡで発生するので、ＰＬＯ動作はクロック
Ｆに影響を与えない。ＰＬＯ動作がＰＣＭサンプリング
周期を１サイクル延長させる場合と同様に、ウィンドウ
３で動作する累算機構が、出力されるＰＣＭサンプル値
を含む。

ＰＣＭクロック信号の遅延により、この累算機構の内容
はＰＣＭサンプリング周期の終りには出力されず、次の
ＰＣＭサンプリング周期の最初のサイクルの終りにだけ
出力される。最初の係数はＨ（０）＝Ｏなので、この結
果エラーは生じない。

本発明の好ましい実施例は、５ｉｎＣａ型のデシメーシ
ョンフィルタを含むが、５ｉｎＣ２やＳｉ　ｎ　ｃ’な
ど他の形式のフィルタを使用することも可能である。不
可欠な条件は、最後の係数がＯに等しいことである。た
とえば、５ＩｎＣ２フイルタでは、本発明の装置は２つ
の累算機構しかもたず、同じ発振器が使用できるが、ク
ロックＦの周期を構成する３つのサイクルのうちの１つ
が遊びとなる。５ｉｎｃ’フイルタでは、装置は４つの
累算機構を必要としたクロックＦの各周期を４つの基本
サイクルに分割させるために、４Ｆの周波数をもつ発振
器が必要となる。

以上、その機能が論理回路を使って実行される実施例を
用いて、本発明を説明した。しかし、汎用プロセッサの
制御下でソフトウェアにより、または専用プロセッサを
実施することにより、これらすべての機能を実行するこ
とは、当業者には容易であろう。

Ｅ０発明の詳細 な説明したように、本発明によれば、ディジタル・フィ
ルタからのＰＣＭサンプル出力を制御するクロックを調
整するためにＰＬＯ訂正が行なわれる場合にＰＣＭ出力
値に導入されるエラーを回避することができる。

【図面の簡単な説明】

第１図は、本発明を組み込んだデシメーションフィルタ
の構成図である。 第２図は、本発明を適用しうるディジタル・フィルタの
機能説明図である。 第３図は、５ｉｎｃａ型デイジタル・フィルタのインパ
ルス応答を表わす図である。 第４図はシグマ・デルタ型アナログ・ディジタル変換器
の概略図である。 第５図は、第１図のフィルタを動作させる信号を生成す
る論理回路の構成図である。 第６図は、第５図の論理回路に内蔵されたサイクル・カ
ウンタを実施する状態生成機構の構成図である。 第７図は、第５図の論理回路に内蔵されたウィンドウ・
カウンタを実施する状態生成機構の構成図である。 第８図は、第５図の論理回路に内蔵された、本発明によ
る１０進化フイルタの動作を制御するすべての信号を生
成する、論理ブロックの構成図である。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第３図 シグマ・テルク型アナログ・ティレ゛クル変換春第４図 第７図

Claims (1)

1. 【特許請求の範囲】 周波数Ｆの第１のクロックにより供給される速度でディ
   ジタル入力信号を受取って上記周波数Ｆの約数である周
   波数ｆの第２のクロックにより供給される速度でディジ
   タル出力信号を送出するディジタル・フィルタであって
   、上記第２のクロックは遠隔のクロックと同期しないと
   きにはその速度が増加しまたは減少するものであり、周
   波数Ｆと周波数ｆとの比の倍数Ｘ個のタップを有する有
   限インパルス応答型の上記ディジタル・フィルタにして
   、 （ａ）上記周波数Ｆの１サイクル中に所定の入力値と所
   定のタップ係数との積を加算するＸ個の累算手段と、 （ｂ）上記周波数Ｆの１サイクル中に上記所定の入力値
   と上記所定のタップ係数との積を上記Ｘ個の累算手段の
   各々にロードする処理手段と、 （ｃ）上記第２のクロックの速度で上記Ｘ個の累算手段
   の各々の内容を順次に出力することにより該第２のクロ
   ックの速度で出力信号を供給する出力手段と、 （ｄ）上記ディジタル出力信号として出力された内容を
   有する累算手段を上記処理手段によって最初にロードさ
   れる累算手段として選択する選択手段と、 を具備して成るディジタル・フィルタ