JPH0824252B2 - デイジタル・フイルタ - Google Patents

デイジタル・フイルタ

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JPH0824252B2
JPH0824252B2 JP1154807A JP15480789A JPH0824252B2 JP H0824252 B2 JPH0824252 B2 JP H0824252B2 JP 1154807 A JP1154807 A JP 1154807A JP 15480789 A JP15480789 A JP 15480789A JP H0824252 B2 JPH0824252 B2 JP H0824252B2
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pcm
frequency
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ダニエル・モデユ
ジエラール・オレンゴ
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0628—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing the input and output signals being derived from two separate clocks, i.e. asynchronous sample rate conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、アナログ・ディジタル変換装置に関し、具
体的には、モデムの受信部で使用されるシグマ・デルタ
型アナログ・ディジタル変換器用のディジタル・フィル
タに関する。
B.従来技術及びその課題 データが電話線を介してアナログ信号として送られる
データ伝送システムでは、運ばれるディジタル・データ
は、一般的に搬送波信号の変調状態で表わされる。搬送
波信号は、送信端で変調装置によって変調され、受信端
で復調装置によって復調される。変調装置と復調装置の
組立体がモデム（変復調装置）と呼ばれる。
現在のモデムでは、すべての変調処理が信号プロセッ
サの制御下でディジタル方式で実行される。その場合、
アナログ電話線を介して伝送するために、変調された搬
送波のディジタル・サンプルを、アナログ形式に変換し
なければならない。この変調機能は一般に、ディジタル
・アナログ変換器（DAC）、たとえば逐次近似法に基づ
く変換器で実行される。しかし、この種の変換器の代わ
りに、アナログ構成要素をVLSIで実施するのに適した等
価なディジタル構成要素で置き換えることができる、シ
グマ・デルタ型変換器が使用される傾向にある。
電話線を介して受信したアナログ信号は、ディジタル
PCMサンプルに変換され、それがモデムの信号プロセッ
サによって復号される。アナログ・ディジタル変換器の
出力のPCMサンプリング速度は、遠隔モデムから受信し
たアナログ信号の同期化に使用された遠隔モデム送信ク
ロックと同位相に保たなければならない。この遠隔モデ
ム送信クロックの周波数は、モデムに必要なすべての周
波数、特に、PCMサンプリング・クロックの周波数を提
供する水晶発振器の周波数と異なってもよい。位相ロッ
ク発振器は、必要なときにPCMサンプリング・クロック
を減速または加速するだけでサンプリング周波数を調節
できるように、現遠隔モデムを追跡するの使用される。
PLO訂正は、従来のアナログ・ディジタル変換器の動
作には深刻な影響を及ぼさないが、シグマ・デルタ型変
換器のディジタル出力にエラーをもたらす。確かに、シ
グマ・デルタ型変換器は、高周波数で電話線を介して受
信したアナログ信号を連続するビット列に変換するアナ
ログ部分と、連続ビット列に応答して低周波数でPCMワ
ード・サンプルを作成するディジタル・フィルタの２つ
の部分から構成されている。PCMサンプリング周期を短
くしたり長くしたりすることによってPLO訂正を行なう
とき、この訂正の結果、ディジタル・フィルタの出力端
で得られるPCMサンプルの値にエラーが生じる。
シグマ・デルタ型変換器で使用できるディジタル・フ
ィルタは、ATT研究所のH.Meleisの論文“A Novel Archi
tecture Design for VLSI Implementation of an FIR D
ecimation Filter"（IEEE、1985年、p.1380）に記載さ
れている。これは、２重積分シグマ・デルタ変調出力の
1024kHzの１ビット・コードの16kHzのPCMサンプルへの1
0進化を実行するものである。フィルタ応答は、Sinc
3（ｆ）であり、２重積分を使って生成された変調に対
して減衰をもたらす。このフィルタの実施態様では、３
つの累積機構中の192個の入力サンプル（1024/16×３）
の間に、入力ビットが１に等しいとき係数を累計するこ
とによる、係数の生成とたたみこみの実行が必要であ
る。64個の入力サンプルごとに、出力PCMサンプルが、
累算機構の出力端で生成される。上記のように、フィル
タの出力端でのPCMサンプリング速度がもはや遠隔モデ
ム送信クロックと同位相でないと仮定する。上記論文で
はこのことは予想されていないが、PCMサンプリング周
期を短縮したり延長したりしてPLO訂正を行なうことが
できる。その場合、１つの累積機構中で累計される係数
が１つ多くまたは１つ少なくなり、出力PCMサンプルの
値にエラーが生じる。
したがって、本発明の目的は、ディジタル・フィルタ
からのPCMサンプルの出力を制御するクロックを減速ま
たは加速するためにPLO訂正が行なわれるとき、出力PCM
値にエラーが導入されることを回避するようになされ
た、モデム中で使用されるシグマ・デルタ型変換器用の
改良されたディジタル・フィルタを提供することであ
る。
C.問題点を解決するための手段 この目的を達成するため、周波数Ｆの第１のクロック
によって供給される速度で入力ディジタル信号を受信
し、Ｆの約数である周波数ｆの第２のクロックによって
供給される速度で出力ディジタル信号を供給し、周波数
ｆのクロックが遠隔クロックと同期しなくなったとき、
減速または加速される、有限のパルス応答をもち、Ｆと
ｆの比率Ｎの倍数であるＸ個のタップを備え、最後の値
０のタップを含む形式の本発明のディジタル・フィルタ
はクロックＦの各パルスで、所定の入力信号値と関連す
る累算機構に依存する所定のタップ係数との積を加算す
る、倍数Ｘに等しい数の累算機構を含み、さらに、クロ
ックＦの各サイクル中に入力信号値とタップ係数の積を
複数の累算機構のそれぞれにロードする処理回路、速度
ｆで各累算機構の内容を連続的に出力することにより速
度ｆで出力ディジタル信号を供給する出力回路、及び上
記処理回路によって最初にロードされる累算機構とし
て、その内容が出力ディジタル信号として出力された累
算機構を選択する選択回路を含む。これにより累算機構
に累積された出力される最後の積は常に０であり、した
がって対応する時間間隔を使って周波数Ｆを調節するこ
とができる。
なお、本発明は実施例での以下の如く作用する。１つ
のシグマ・デルタ・サンプリング周期の間に、このフィ
ルタは、３つの累算機構（38、40、42）のうちの１をロ
ードするため、シグマ・デルタ・クロックよりも３倍速
く走行する１つの加算器（36）を多重化（44）すること
により、３つの並列動作を実行する。アナログ・ディジ
タル変換器は遠隔モデム送信クロックと同位相に保たな
ければならないので、PCMサンプリング・クロックは、
ときどきPCMサンプリング・クロック周期に１つの水晶
発振周期を加え、または差し引くことによって行なわれ
る位相追跡によって制御される。各PCMサンプリング時
間ごとに累算機構が加算器によってロードされる順序を
回転させると、その内容がPC出力サンプルとして使用さ
れる累算機構に加えるべき最後の係数値として０を得る
ことができる。すなわち、各PCMサンプル値は、最後の
計算の前に、対応する累算機構で１シグマ・デルタ・ク
ロック周期の間利用できる。PCMサンプリング周期を短
縮または延長する訂正の場合、取り消された、または繰
り返された最後の計算で以前の累算機構内容に０が加え
られるので、出力されるPCMサンプルの値は変わらな
い。
D.実施例 第４図を参照すると、電話線から受信したアナログ信
号が、シグマ・デルタ符号器10により高周波数Ｆ（この
実施例では864kHz）で連続するビット列に変換される。
次いで、本発明によるディジタル・フィルタ12が、PCM
ワードを作成し、それがレジスタ14にロードされ、周波
数ｆ＝14.4kHzでサンプリングされ、モデムの信号プロ
セッサ16によって使用される。各ワードは、16ビットを
含むものと仮定するが、これは本発明の重要な特徴では
ない。
シグマ・デルタ型符号器10は、本発明の一部ではない
ので、ここでは詳細には説明しない。本発明で使用でき
るシグマ・デルタ型符号器の説明は、論文“A Unity Bi
t Coding Method by Negative Feedback"（IEEE Procee
dings、Vol.51、pp.1524−1535、1963年11月）、及び
“A Use of Double Integration in Sigma−delta Modu
lation"（IEEE Transaction、Comm.、Vol.Com−34、pp.
72−76、1986年１月）に記載されている。
周波数ｆ及びＦを供給するクロックは、一般にモデム
で必要なすべての周波数を供給する単一クロックから生
成される。この単一クロックは、水晶発振器から誘導さ
れる。この実施例では、こうしたモデム・クロックは、
2.592MHzの周波数をもち、それを３分割して、864kHzの
シグマ・デルタ・クロック（Ｆ）が得られ、それを180
分割して14.4kHzのPCMサンプル・クロックが生成され
る。
ディジタル・フィルタ12を、第２図に機能的に示す。
シグマ・デルタ・サンプリング速度とPCMサンプリグ速
度の比の値をＮとする（Ｎはデシメーション係数とも呼
ばれる）と、フィルタ12はSinc3（ｆ）型であり、２重
積分によって生成された変調に対して減衰をもたらす。
こうしたフィルタは、以下のように計算される3N個の係
数を含む。
（１）Ｈ（ｎ）＝ｎ（ｎ＋１）/2 ｎ＝０…Ｎ−１ Ｈ（ｎ）＝Ｎ（Ｎ＋１）/2＋（ｎ−Ｎ）（2N−１−ｎ）
ｎ＝Ｎ…2N−１ Ｈ（ｎ）＝（3N−ｎ−１）（3N−ｎ）/2 ｎ＝2N…3N−
１ 第２図からわかるように、このフィルタの動作は、PC
M出力サンプルをすべて計算するために、3N個の入力サ
ンプルの平均を取ることである。フィルタの各セルは、
Ｔ＝1/Fの遅延を導入する。本発明のこの実施例では、
フィルタ12は、 の係数及びＴ＝1/864msの遅延を含む。
話を簡単にするため、以下の例ではＮ＝４と仮定す
る。この場合、フィルタは、3N＝12個の係数をもち、そ
のうち10個は０ではない。これらの係数は以下に示す通
りである。
シグマ・デルタ・フィルタ12に入力される（連続ビッ
ト列に対応する）サンプルをＳ（ｊ）（ｊ＝１、２、
３、・・・）と置き、シグマ・デルタ・フィルタ12の出
力端で作成されるPCMサンプルをＰ（ｊ）と書く。Ｎ＝
４なので、出力速度は、4f（ｆは入力速度）となり、ｊ
＝４、８、12、・・・に対応するPCMサンプルＰ（ｊ）
が、生成される。
第１表に示すように、各PCMサンプルは、以下の式で
表わされる。
ただし ｋ＝１、２、・・・ 各サンプルＳ（ｊ）が３つの出力サンプルの計算に関係
することが観察できる。たとえば、第１表に示すよう
に、Ｓ（10）は下記の計算に関係する。
Ｐ（12）ただし Ｈ（９）＝３ Ｐ（16）ただし Ｈ（５）＝12 Ｐ（20）ただし Ｈ（１）＝１ こうした特殊性が第３図に明らかに現われている。各
曲線は、上記のように定義された各フィルタ係数Ｈ
（ｊ）（ｊ＝０ないし11）を表わす点から構成される。
入力サンプルＳ（ｊ）が＋１（ビット０に対応する）
及び−１（ビット１に対応する）の２つした値を取らな
いことを考慮して、第２図に示したフィルタの実施態様
を簡単にすることができる。こうすると、各乗算が１回
の加算または１回の減算に変わり、フィルタの複雑さが
減少する。
上記のように、各入力サンプルＳ（ｊ）は連続する３
つの出力サンプルの計算に関係する。すなわち、Ｈ
（ｎ）の重みをもつ第１のサンプルとＨ（ｎ＋Ｎ）の重
みをももつ第２のサンプルとＨ（ｎ＋2N）の重みをもつ
第３のサンプルである。したがって、フィルタを実現す
るには３つの累算機構で十分である。１シグマ・デルタ
周期中に、このフィルタは３回の並列動作を実行しなけ
ればならない。これは、３倍速く走行する１台の加算器
を多重化することにより、効率よく実施できる。たとえ
ば、この実施例では、加算器は、Ｆ＝864kHzの各クロッ
ク周期で３回動作を実行しなければならない。これは、
加算器が2.592kHzのモデム発振器の周波数で走行するこ
とを意味する。
第１図は、本発明によるデシメーションフィルタを示
す。３つのレジスタ22、24、26に、クロックＦの各周期
の間に、交互に指標値Ｉ、I2、I3がロードされる。実
際、クロックＦの各周期は、好ましい実施例では2.592k
Hzのモデム発振器の周期である３つのサイクルに分割さ
れる。
各指標レジスタIi（ｉは１、２または３）が、これら
のサイクルの１つの間に対応するロード信号Liの活動化
によってロードされる。同様に、マルチプレクサ28は、
レジスタIiを選択するための選択信号Siによって活動化
される。通常、各サイクルで、マルチプレクサ28によっ
て選択された１つのレジスタの値が、線30を介して増分
器／減分器20に入力され、そこで増分されてから対応す
るレジスタにロードされる。ロード信号及び選択信号を
活動化するのに使用される方式及び順序は、本発明の本
質的な特徴の１つであり、後で説明する。
Sinc3フィルタのパルス応答は、方程式（１）から導
けるので左右対称であることに留意されたい。したがっ
て、3Nの代わりに、3N/2個の係数が必要である。したが
って、Ｎが偶数の場合、指標は０から3N/2−１まで増加
し、次いで、3N/2−１から０まで減少する。Ｎが奇数の
場合、指標は０から（3N＋１）/2まで増加し、次いで
（3N−１）/2から０まで減少する。たとえば、好ましい
実施例では、Ｎ＝60であり、したがって、指標は89まで
増加し、次いで、89から０まで減少する。こうした増分
／減分は増分器／減分器20によって容易に実行される。
マルチプレクサ28から出力された指標値は、ROS32に
対応するアドレスとして使用され、対応するフィルタ係
数をもたらす。この実施例では、3N/2個の係数（好まし
い実施例では90）を記憶するだけでよいことに留意され
たい。
すでに説明したように、対応するシグマ・デルタ・ビ
ットが０とき、入力サンプルＳ（ｊ）は＋１に等しく、
シグマ・デルタ・ビットが１のときは−１に等しい。そ
のため、ROS32から供給される係数が、XOR論理回路34に
入力され、論理回路34は第２の入力としてシグマ・デル
タ・ビットをも受け取る。したがって、係数の２進値
は、シグマ・デルタ・ビットが０のときは変更されない
ままであり、シグマ・デルタ・ビットが１のときはXOR
論理回路34によって補数化される。XOR論理回路34の出
力は、加算器36に供給され、そこで、後で説明するよう
に、PCMサンプル値を累計するのに使用される。この時
点で、その入力サンプルＳ（ｊ）が−１に等しいシグマ
・デルタ・ビット“1"も加算器36に対する桁上げとして
使用され、ROS32から出力された対応する係数の反転値
を表わす２進値が得られることに留意されたい。
指標レジスタ22、24、26と同様に、クロックＦの各周
期の間に、３つの累算機構に交互に、加算器36によって
実行された加算の結果がロードされる。指標レジスタと
同じ順序で、１つのサイクル中に、累算機構ACiの内容
を選択するための選択信号Si（ｉは１、２、３）によっ
て、マルチプレクサ44が活動化される。線46を介して加
算器36への入力としてフィードバックされ、そこで、シ
グマ・デルタ・サンプルが０の場合は新しい係数に追加
され、シグマ・デルタ・サンプルが１の場合は反転され
た係数に追加される。
Ｎ個の係数が１つの累算機構中に累計された後、その
内容が、PCMサンプル値として出力レジスタ48に供給さ
れる。このために、PCM周波数ｆで供給されるロード信
号LDが活動化して、出力線50上にレジスタ48の内容を出
力し、選択されたばかりの累算機構からの新しいPCM値
をロードする。次いで、この累算機構がリセット信号Ri
（ｉは累算機構の順序）の活動化によってリセットされ
る。
ここで、モデム変換器の出力のPCMサンプリング速度
は、遠隔モデム送信クロックと同位相に保たなければな
らないことを想起されたい。これは、ディジタル位相ロ
ック発振器（PLO）を使ってサンプリング・クロックを
制御することによって実施される。位相追跡は、しばし
ばサンプリング・クロック期間に１または複数のPLOス
テップを追加または差し引くことによって容易に実施で
きる。なお、PLOステップのサイズが小さいほど、クロ
ック訂正が滑らかになることは明らかであろう。上記の
ように、モデムのすべてのタイミングは単一クロック
（好ましい実施例では2.592kHzの水晶発振器）から誘導
される。この単一クロックがプログラマブル分割器に供
給され、まず３分割してクロックＦが生成され、次いで
Ｎ分割してクロックｆが生成される。このプログマブル
分割器は、モデムの信号プロセッサの制御下にある。PL
O訂正が必要なとき、信号プロセッサは、プログラマブ
ル分割器の省略時の値を変更する。このため、発振器の
サイクルの追加やスキップが可能になる。訂正が実行さ
れると、プログラマブル除算器がその省略時の値に戻
る。
従来のシステムに改良を加えない場合、PLO訂正によ
って係数が１つ余分に累計されまたは１つ失われ、その
結果出力PCMサンプル値にエラーが生じる。本発明の本
質的な特徴は、以後で説明するように、こうしたエラー
の発生を回避することである。
上述のように（式（１）を参照）、フィルタ係数は３
つの「ウィンドウ」に分割される。
ウィンドウ１ Ｈ（０）、……、Ｈ（Ｎ−１） ウィンドウ２ Ｈ（Ｎ）、……、Ｈ（2N−１） ウィンドウ３ Ｈ（2N）、……、Ｈ（3N−１） 第３図に示すように、任意の入力サンプルＳ（ｊ）
に、各フィルタ・ウィンドウから１つの係数が掛けられ
る。
最後の係数Ｈ（3N−１）は０に等しいので、PCM出力
サンプルの値が、それ出力レジスタにロードされる１つ
前のシグマ・デルタ周期（クロックＦ）の間に、対応す
る累算機構で利用できる。したがって、係数０をもつ最
後の累計が常に最後に計算される場合、この累計が、PL
O訂正がサンプリング周期を短縮するときスキップされ
たり、PLO訂正がサンプリング周期を長くするときに２
回実行される場合に、計算の結果は影響を受けない。し
たがって、各PCMサンプリング・パルスで、累算機構
は、ウィンドウ１の係数が必ず最初に処理され、次にウ
ィンドウ２の係数、最後にウィンドウ３の係数が処理さ
れるように「回転」され、したがって（PLO訂正の影響
を受けることがあり得る）ウィンドウ３の最後の累算機
構は０に等しい最後の係数に必ず対応する。
次にこの処理をフィルタ動作に統合する本発明の詳細
を、第５図に関して説明する。
第５図に示す実施態様は２つのカウンタを含む。すな
わち、周波数3Fの発振器からシグマ・デルタ・クロック
Ｆを作成するサイクル・カウンタ60と、PCMサンプルが
出力レジスタにロードされる度に増分されるウィンドウ
・カウンタ62である。
すでに説明したように、PLO訂正は、PCMサンプリング
・クロックを加速または減速するものである。したがっ
てPCMクロック信号は、サイクル・カウンタ40にPLO訂正
を考慮できるように、線64上を介してカウンタ40に入力
として供給される。こうしたサイクル・カウンタの実施
態様は、第６図に示すような状態生成機構を用いて作成
できる。通常、PCMクロック信号は、発振器3Fの１サイ
クル中に活動状態になるが、第１図の出力レジスタ48に
累算機構の内容がロードされる２サイクル前に活動状態
になる。PLO訂正がない場合、PCMクロック信号は状態Ａ
の間だけ活動状態になる。この場合、システムは、中断
なしに、状態ＡからＢに、状態ＢからＣに、状態Ｃから
Ａに移る。この場合、サイクル・カウンタ60は、「３分
割」カウンタである。図では、ＰはPCMクロック信号の
発生を表わし、ＰはPCMクロック信号の非発生を表わす
ことに留意されたい。
PLO訂正によってサンプリング周期間に余分のサイク
ルが追加され、したがってPCMクロックの速度が低下す
ると、PCMクロック信号Ｐは状態Ｂの間に活動状態にな
る。その結果、サイクル・カウンタのその周期に状態
Ｃ′が追加される。サンプリング間隔から１サイクルが
抑制されて、PCMクロックの速度が増すと、PCMクロック
信号Ｐは状態Ｃの間に活動状態になる。この場合、２つ
の追加状態Ａ′とＢ′がサイクル・カウンタの周期に追
加される。状態ＡとＡ′はウィンドウ１からの係数の累
計、状態ＢとＢ′はウィンドウ２からの係数の累計、状
態ＣとＣ′はウィンドウ３からの係数の累計に対応する
ことに留意されたい。PLO訂正は、状態Ｃ′を追加しま
たは状態Ｃをスキップすることにより、ウィンドウ３の
係数に影響を及ぼすだけである。
Ａ′、Ｂ′、Ｃ′はそれぞれＡ、Ｂ、Ｃと同一なの
で、状態生成機構では３つの状態しか必要でない。それ
には、その回路中で２つの変数だけを使用すればよい。
これらの変数Q1、Q2は、様々な状態に関連するとき、以
下の値を取ることができる。
Q1 Q2 Ａ（またはＡ′） ＝＝＞ ０ ０ Ｂ（またはＢ′） ＝＝＞ ０ １ Ｃ（またはＣ′） ＝＝＞ １ １ 第６図の状態生成機構に対応する、出力Q1、Q2を供給
するサイクル・カウンタ60は、所定の方法で容易に決定
できるが、この方法は本発明の本質的な特色ではないの
で、説明は省略する。
復号回路66は、上記の２進値を取る２つの変数Q1とQ2
の関数としてＡ、Ｂ、Ｃの値を供給する論理回路であ
る。したがって、復号回路43は次の３つの出力を供給す
る。
Ａ＝Q1・Q2 Ｂ＝Q1・Q2 Ｃ＝Q1・Q2 同様に、ウィンドウ・カウンタ62の実施態様は、第７
図に示すような状態生成機構を用いて作成できる。これ
は３つの状態W0、W1、W2を含む。システムは、PCMクロ
ック信号がない（Ｐで表わされる）限り、状態W0、W1ま
たはW2に留まり、PCMクロック信号が発生する（Ｐで表
わされる）と次の状態に進む。
サイクル・カウンタをサポートする状態生成機構の場
合と同じく、ウィンドウ・カウンタも、第７図の状態生
成機構に基づく方法で容易に決定できるが、その方法は
本発明の本質的な特色ではないので、説明は省略する。
３つの状態が必要なので、ウィンドウ・カウンタをサ
ポートする状態生成機構では、回路中で２つの変数を使
用する必要がある。これらの変数Q3、Q4は、様々な状態
に関連するとき、以下の値を取る。
Q3 Q4 W0 ＝＝＞ ０ ０ W1 ＝＝＞ １ ０ w2 ＝＝＞ ０ １ したがって、復号回路68は、２つの変数Q3とQ4の関数
としてW0、W1、W2の値を提供する論理回路である。
W0＝Q3・Q4 W1＝Q3・Q4 W2＝Q3・Q4 第１図に示すフィルタ装置の動作に戻る。ウィンドウ
・カウンタ62が状態W0（00）にあるとき、まずウィンド
ウ１の係数を用いて累算機構AC1で累計が実行され、次
いで、ウィンドウ２の係数を用いて累算機構AC3で、最
後にウィンドウ３の係数を用いて累算機構AC2で実行さ
れる。ウィンドウ・カウンタ62が状態W1（01）にあると
き、まずウィンドウ１の係数を用いて累算機構AC2で、
次いでウィンドウ２の係数を用いて累算機構AC1で、最
後にウィンドウ３の係数を用いて累算機構AC3で累計が
実行される。ウィンドウ・カウンタが状態W2（10）にあ
るとき、まずウィンドウ１の係数を用いて累算機構AC3
で、次いでウィンドウ２の係数を用いて累算機構AC2
で、最後にウィンドウ３の係数を用いて累算機構AC1で
累計が実行される。それが、ウィンドウ３の係数を累計
するために最後に選択され、したがってPCMサンプル値
を供給する累算機構であり、その累計機構が、累計の結
果が出力された後で、（ウィンドウ１係数用の）最初の
累算機構として使用される。こうした法則は以下に示す
第２表に明確に示すことができる。
各状態W0、W1、W2ごとにPCMサンプル値が、ボックス
内の累算機構にある。
第５図に示すように、PCMクロック信号は、ウィンド
ウ・カウンタ62を増分するためにシフト・レジスタ70中
で２サイクル遅延され、第８図に関して後で見るよう
に、出力レジスタにPCMサンプルをロードさせる信号LD
用に３つのサイクル遅延される。ウィンドウ・カウンタ
62はPCMサンプルが出力される度に増分される。この増
分はPCMクロック信号の発生によって開始される。PLO訂
正がないとき、サイクルＡでのPCMクロックの発生にサ
イクルＡで直ちに反応することは不可能であり、またも
ちろん減速されたPCMクロック・パルスがあるとき、PCM
クロック信号がサイクルＢで発生した場合にサイクルＡ
で反応することは不可能なので、２サイクルの遅延によ
り、ウィンドウ・カウンタ62は、PCMクロック信号の発
生に続くサイクルＡで準備状態になることができる。
デシメーションフィルタの動作を制御するすべての信
号を生成する論理回路（第５図にブロック72で示した）
を第８図に詳細に示す。
すでに説明したように、ウィンドウ・カウンタ62が状
態W0（すなわち、W0＝１かつW1＝W2＝０）のとき、ロー
ド信号L1がOR回路82及びAND回路84によって活動状態に
なるので、AND回路80−１が活動化され、サイクルＡの
間にウィンドウ１の係数を累算機構AC1で累計すること
ができる。マルチプレクサ28と48を選択させる選択信号
S1は完全なサイクルＡの間にOR回路82の出力端で供給さ
れるが、この選択信号S1と発振器クロック3Fの合成の結
果生じるロード信号L1は、信号S1が利用可能になった後
に活動化されることに留意されたい。この時間差によ
り、指標レジスタI1、I2、I3及び累算機構AC1、AC2、AC
3（第４図参照）に、新しい値がロードされる前に選択
可能になる。
次いで、サイクルＢの間に、AND回路92−１が活動化
され、OR回路94とAND回路96によるロード信号L3の活動
化により、ウィンドウ２の係数を累算機構AC3で累計で
きるようにする。選択信号S1の場合と同様に、選択信号
S3は、ロード信号L3が利用可能になるよりクロック3Fの
半サイクル前に利用可能になる。
最後に、サイクルＣの間に、AND回路86−１が活動化
され、OR回路88とAND回路90によるロード信号L2の活動
化により、ウィンドウ３の係数を累算機構AC2で累計で
きるようにする。選択信号S2は、ロード信号L2よりクロ
ック3Fの半サイクル前にOR回路88の出力端で利用可能に
なる。
ウィンドウ・カウンタ62が状態W0にある限り、上記の
シーケンスが繰り返される。PCMクロック信号Ｐが発生
するとすぐ、サイクルＡ（PLO訂正なし）またはサイク
ルＢ（PCMクロック減速）またはサイクルＣ（PCMクロッ
ク加速）の間に、ウィンドウ・カウンタ62が状態W0から
状態W1に移る（第７図を参照）。この状態のとき、AND
回路80−２がまずサイクルＡの間に活動化され、次いで
AND回路80−２がサイクルＢで、最後にAND回路92−２が
サイクルＣで活動化される。このシーケンスにより、ま
ずOR回路88とAND回路90によって選択信号S2とロード信
号L2が活動化され（その結果、累算機構AC2中でウィン
ドウ１の係数が累計される）次いで、OR回路82とAND回
路84によって選択信号S1とロード信号L1が活動化され
（その結果、累算機構AC1中でウィンドウ２の係数が累
計される）、最後にOR回路94とAND回路96によって選択
信号S3とロード信号L3が活動化される（その結果、累算
機構AC3中でウィンドウ３係数が累計される）。
再び、PCMクロック信号が発生すると、ウィンドウ・
カウンタ62は状態W1からW2に移る。この場合、まず選択
信号S3とロード信号L3が、AND回路92−３、OR回路94及
びAND回路96によってサイクルＡの間に活動化され（そ
の結果、累算機構AC3中でウィンドウ１の係数が累計さ
れる）次いで選択信号S2とロード信号L2が、AND回路86
−３、OR回路88及びAND回路90によってサイクルＢで活
動化され（その結果、累算機構AC2中でウィンドウ２の
係数が累計される）、最後に選択信号S1とロード信号L1
が、AND回路80−３、OR回路82及びAND回路84によってサ
イクルＣで活動化される（その結果、累算機構AC1中で
ウィンドウ３の係数が累計される）。
第８図に示すように、シフト・レジスタ70（第５図を
参照）中の3Fの３サイクル遅延されたPCMクロック信号
によって活動化される信号QCを使って、次の信号R1、R
2、R3及びロード信号LDが生成される。
リセット信号R1、R2、R3は、それぞれAND回路98、AND
回路100及びAND回路102によって供給される。各リセッ
ト信号は、対応する選択信号の発生によって活動化され
る。選択信号は、それ自体3Fの２サイクル遅延されたPC
Mクロック信号によって活動化されたウィンドウ・カウ
ンタからの信号W0、W1またはW2の発生によって生成され
たので、これは、QCの時間に発生するリセット信号（3F
の３サイクル遅延されたPCMクロック信号）が、対応す
る選択信号に対して3Fの１サイクル遅延されることにな
る。
信号LDに関する限り、PLO訂正のために3Fの３サイク
ル遅延が必要である。PLO訂正がないとき、１つの累算
機構中のフィルタ係数の各累算機構の終了、必ずサイク
ルＣの間に起こる。加速PLO訂正が発生すると仮定する
と、サイクルＣがスキップされることになる。最後の係
数は０なので、累計の結果はすでに累算機構中で利用で
きるが、PLO訂正がない場合には可能なように、喪失サ
イクルＣで累計値を出力することは不可能である。すで
に説明したように、累算機構は、それが次のサイクルで
最初に選択されるPCMサンプル値を供給する累算機構と
なるように「回転」される。したがって、PCMサンプル
値は次のサイクルＡの間にこの累算機構中にある。出力
レジスタ48にPCMサンプル値を供給させる信号LDがサイ
クルＡで発生するが、AND回路104中で3Fの３サイクル遅
延される（第５図のシフト・レジスタ70からの信号QC）
のは、このためである。
再び、話を簡単にするために、Ｎ＝４の例を示す。こ
れは、デシメーションフィルタが12個の係数Ｈ（ｎ）を
もつことを意味する。ただし、ｎ＝０、１、・・・、11
で、Ｈ（０）＝Ｈ（11）＝０である。
まず、PLO動作がないと仮定すると、第３表は、入力
サンプルＳ（ｊ）（ｊ＝１ないし14）の計算の順序を示
す。表の最初の列は入力サンプルの数を示す。各入力サ
ンプルで、最初の列は、クロック3Fの３つのサイクルを
示す数列１、２、３を含む。それらのサイクル中に、３
つの累算機構を使って、それぞれ２列目、３列目及び４
列目に示すフィルタ係数（またはその逆数）が累計され
る。５列目は、４回の累計ごとに、各累算機構から交互
に作成されるPCMサンプルを示す。
第２表に見るとわかるように、最後のフィルタ係数H0
（11）（及び第１のフィルタ係数）にその値０が書き込
まれる。これは、各PCMサンプル値が、最後の累計が行
なわれる１サイクル前に対応する累算機構中で利用可能
であることを意味する。PCMサンプルを供給する累算機
構は「回転」されて、次の計算のための第１の累算機構
として使用されるので、PCMサンプルは次のサイクルの
初めに、次に選択された累算機構中で利用可能となる。
すなわち、入力サンプルＳ（８）が存在する３サイクル
の間に、３回の累計が実行される。
1.AC2＝AC2＋Ｓ（８）.H（３） 2.AC1＝AC1＋Ｓ（８）.H（７） 3.AC3＝AC3＋Ｓ（８）.H（11） ＝AC3 次の入力サンプルＳ（９）について、PCMサンプルＰ
（８）を表わすAC3の内容が出力レジスタに転送され、A
C3がリセットされる。したがって、累計の順序は以下の
ようになる。
1.AC3＝Ｓ（９）.H（０）＝０ 2.AC2＝AC2＋Ｓ（９）.H（４） 3.AC1＝AC1＋Ｓ（９）.H（８） 第４表は、PCMクロックを加速するPLO訂正がある場合
を示す。すでに説明したように、サンプリング周期が、
サイクルＣの抑制によって短縮される。すなわち、この
場合には、入力サンプルＳ（８）を含む計算に対応する
第３のサイクルが抑制される。このサイクル中の累計は
係数Ｈ（11）＝０に対応するので、こうした抑制の結
果、エラーは生じない。したがって、PCMサンプル値
は、依然としてAC3中にある前の累計Ｓ（７）.H（10）
から取られる。
第５表は、PCMクロックを減速させ、その結果サイク
ルＣ′だけサンプリング周期を長くするPLO訂正がある
場合を示す。すなわち、この場合には、AC3中の最後の
累計は２回（サイクル３と４中に）実行される。対応す
るフィルタ係数Ｈ（11）＝０なので、補足サイクルのこ
うした追加は結果にとって重要ではない。Ｓ（７）.H
（10）に対応する最後の重要な累計は、３サイクルの間
AC3中に存在する。
すでに述べたように、本発明の本質的な特徴は、サイ
クルＣをスキップまたは繰り返すことにより、PCMサン
プルの計算にエラーを伴うことなくPLO訂正を実行でき
る、累算機構の「回転」である。サイクルＣのスキップ
または繰返しをもたらすPLO訂正は、サンプリング間隔
を短縮（PCMクロックが増速されるとき）または延長（P
CMクロックが減速するとき）する訂正である。実際に
は、デシメーションフィルタのパルス応答の最初の係数
が０である場合、（１つのPLOステップだけを追加また
は差し引くときには、これは不要である）サンプリング
・クロック周期に３つのPLOステップを追加または差し
引くことによって位相追跡を実行することが可能であ
る。サンプリング周期を３基本サイクル短縮することに
よってPLO訂正が実行されると仮定すると、PCMクロック
信号が３サイクル早く発生することになる。PCMクロッ
ク信号は依然としてサイクルＡで発生するので、こうし
た動作は、クロックＦに影響を与えない。PLO動作を１
サイクル短縮する場合と同様に、ウィンドウ３で動作す
る累算機構の内容が、PCMサンプル値として出力され
る。省略される計算が最後の係数Ｈ（11）＝０を含むの
で、PLO動作の結果、この値にエラーは生じない。
サンプリング周期を３サイクル延長することによって
PLO訂正が実行される場合、PCMクロック信号は３サイク
ル遅れて発生する。この場合も、PCMクロック信号はサ
イクルＡで発生するので、PLO動作はクロックＦに影響
を与えない。PLO動作がPCMサンプリング周期を１サイク
ル延長させる場合と同様に、ウィンドウ３で動作する累
算機構が、出力されるPCMサンプル値を含む。PCMクロッ
ク信号の遅延により、この累算機構の内容はPCMサンプ
リング周期の終りには出力されず、次のPCMサンプリン
グ周期の最初のサイクルの終りにだけ出力される。最初
の係数はＨ（０）＝０なので、この結果エラーは生じな
い。
本発明の好ましい実施例は、Sinc3型のデシメーショ
ンフィルタを含むが、Sinc2やSinc4など他の形式のフィ
ルタを使用することも可能である。不可欠な条件は、最
後の係数が０に等しいことである。たとえば、Sinc2フ
ィルタでは、本発明の装置は２つの累算機構しかもた
ず、同じ発振器が使用できるが、クロックＦの周期を構
成する３つのサイクルのうちの１つが遊びとなる。Sinc
4フィルタでは、装置は４つの累算機構を必要としたク
ロックＦの各周期を４つの基本サイクルに分割させるた
めに、4Fの周波数をもつ発振器が必要となる。
以上、その機能が論理回路を使って実行される実施例
を用いて、本発明を説明した。しかし、汎用プロセッサ
の制御下でソフトウェアにより、または専用プロセッサ
を実施することにより、これらすべての機能を実行する
ことは、当業者には容易であろう。
E.発明の効果 以上説明したように、本発明によれば、ディジタル・
フィルタからのPCMサンプル出力を制御するクロックを
調整するためにPLO訂正が行なわれる場合にPCM出力値に
導入されるエラーを回避することができる。
【図面の簡単な説明】
第１図は、本発明を組み込んだデシメーションフィルタ
の構成図である。 第２図は、本発明を適用しうるディジタル・フィルタの
機能説明図である。 第３図は、Sinc3型ディジタル・フィルタのインパルス
応答を表わす図である。 第４図はシグマ・デルタ型アナログ・ディジタル変換器
の概略図である。 第５図は、第１図のフィルタを動作させる信号を生成す
る論理回路の構成図である。 第６図は、第５図の論理回路に内蔵されたサイクル・カ
ウンタを実施する状態生成機構の構成図である。 第７図は、第５図の論理回路に内蔵されたウィンドウ・
カウンタを実施する状態生成機構の構成図である。 第８図は、第５図の論理回路に内蔵された、本発明によ
る10進化フィルタの動作を制御するすべての信号を生成
する、論理ブロックの構成図である。
フロントページの続き (72)発明者 ジエラール・オレンゴ フランス国06410ビオ、シユマル・デ・ザ スプレ812番地 (56)参考文献 特開 昭60−160720（ＪＰ，Ａ) 特開 昭61−196473（ＪＰ，Ａ) 特開 昭63−53677（ＪＰ，Ａ) 米国特許4972360（ＵＳ，Ａ) 欧州特許356598（ＥＰ，Ｂ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】周波数Ｆの第１のクロックにより供給され
    る速度でディジタル入力信号を受け取って上記周波数Ｆ
    の約数である周波数ｆの第２のクロックにより供給され
    る速度でディジタル出力信号を送出するディジタル・フ
    ィルタであって、上記第１及び第２のクロックは周波数
    がXF（ＦのＸ倍）である基本発振器から生成され、上記
    第２のクロックは遠隔のクロックと同期しないときには
    その速度が増加しまたは減少するものであり、周波数Ｆ
    と周波数ｆとの比の倍数Ｘ個のタップを有する有限イン
    パルス応答型の上記ディジタル・フィルタにして、 （ａ）上記周波数Ｆのそれぞれのサイクルの間に、所定
    の入力信号値と所定のタップ係数との積を加算するＸ個
    の累積手段と、 （ｂ）上記周波数Ｆのそれぞれのサイクルの間に、上記
    所定の入力信号値と上記所定のタップ係数との積を上記
    Ｘ個の累積手段に各々にロードする処理手段と、 （ｃ）上記第２のクロックの速度で上記Ｘ個の累積手段
    の各々の内容を順次に出力することにより該第２のクロ
    ックの速度で出力信号を供給する出力手段と、 （ｄ）上記出力ディジタル信号として出力された内容を
    有する累積手段を、上記処理手段によって最初にロード
    される累積手段として選択するマルチプレクサ手段であ
    って、該手段は、最後のタップ値がゼロなので上記累積
    手段において出力されるために累積された最後の積もゼ
    ロになることに応答して、上記第２のクロックの加速が
    要求されるときには上記基本発振器の１サイクルに対応
    する時間間隔をとばすことによって、または上記第２の
    クロックの減速が要求されるときには上記基本発振器の
    １サイクルに対応する時間間隔を追加することによっ
    て、上記時間間隔が上記周波数ｆの調整のために使用さ
    れることを可能とする、 上記ディジタル・フィルタ。
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