JPH028333B2

JPH028333B2 -

Info

Publication number: JPH028333B2
Application number: JP59248948A
Authority: JP
Inventors: Hirosada Tone
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1990-02-23
Also published as: JPS61131041A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、オペランドアクセス用バツフア記憶
装置と、命令フエツチ用バツフア記憶装置と、主
記憶装置へのストアアクセスを行う為の複数のス
トアアドレスレジスタと、ストアデータレジスタ
より構成されるストアバツフアを備えたデータ処
理装置におけるストアバツフア制御方式に関す
る。

近年、データ処理装置の能力を向上させる為
に、各種の方式が考えられているが、その方式の
１つとして、パイプライン方式がある。この方式
は１つの命令実行シーケンスを、複数のフエーズ
に分けて、それらの各フエーズをそれぞれ実行す
る複数のステーシヨンを設け、各ステーシヨンが
独立に動けるように構成することによつて、複数
の命令を同時に処理しようとするものである。

通常、データ処理装置の中核となる中央処理装
置（以下CPUと云う）は第８図に示すように、
３つの機能ブロツク、即ちＩ−UNIT１、Ｅ−
UNIT２、Ｓ−UNIT３、とバツフア記憶装置
（BS）４とから構成されている。

Ｉ−UNIT１は命令を解読し、該CPUのパイ
プライン全体を制御する。Ｅ−UNIT２は演算を
行い、Ｓ−UNIT３はバツフア記憶装置（以下
BSと云う）４と主記憶装置（図示せず）へのア
クセスを制御するユニツトである。

上記CPUパイプラインの１例として、Ｉ−
UNIT１のパイプラインを第９図に示す。

１つの命令は、命令フエツチフエーズ（INST
FETCH）にBS４から読み出された後、φA〜φF
迄の６つのフエーズを通ることにより処理され
る。

各フエーズの１部は２つ、又は３つのサイクル
に分割されていて、各サイクルの処理分担は次の
通りである。

Ｉ：命令フエツチのアドレス計算。

Ｔ：当該命令のアドレスについて、アドレス変換
バツフア（TLB）、及びBS４のタグ部を参照
する。

Ｂ：BS４の読み出し。

Ｄ：命令の解読。

Ｒ：レジスタリード。

Ａ：オペランドフエツチのアドレス計算。

Ｔ：当該オペランドのアドレスについて、アドレ
ス変換バツフア（TLB）、及びBS４のタグ部
をアクセスする。

Ｂ：BS４の読み出し。

Ｅ１：演算実行サイクル１。

Ｅ２：演算実行サイクル２。

Ｖ：チエツクサイクル。

Ｗ：演算結果の書き込みサイクル。

上記CPUパイプラインの中で、BS４へのアク
セスがどのように行われるかを示したものが第１
０図であり、BS４を制御するＳ−UNIT３のパ
イプラインｂをＩ−UNIT１のパイプラインａと
対比させて示している。

本図から明らかなように、命令フエツチ、オペ
ランドアクセス共に、４サイクルよりなり、各サ
イクルでの処理は次のようになつている。

Ｐ：BS４を使用する優先順位を決めるプライオ
リテイサイクル。

Ｔ：当該フエツチのアドレスについて、アドレス
変換バツフア（TLB）、及びBS４のタグ部を
参照する。

Ｂ：BS４の読み出し。

Ｒ：アクセスの結果により、読み出しデータをＩ
−UNIT１、及びＥ−UNIT２へ送出するリザ
ルトサイクル。

BS４へのアクセスは、第１０図に示すように、
１命令を処理するパイプラインの中で、Ｉサイク
ルとＡサイクルと、２回出されている。

この為、該２つのBS４へのアクセスに衝突が
起こるのを避ける為に、上記ＩサイクルとＡサイ
クルとが重ならないように、２サイクルに１命令
を処理する構成となつている。この関係を第１１
図の斜線で示している。

このパイプラインを用いたCPUにおいて、若
しも該パイプラインへの命令投入を毎サイクル行
えるように構成すれば、CPUの処理速度を２倍
に向上させることができる。

然しながら、毎サイクルパイプラインを起動す
るとなると、ＩサイクルとＡサイクルの衝突が起
こり、Ｉサイクル１回当たり２個の命令をフエツ
チすることができるとしても、該Ｉ−UNIT１の
パイプラインの処理能力は1.5サイクルで１命令
しか実行できないことになる。

従つて、効率の良い毎サイクルパイプラインを
構成するのであれば、命令フエツチ用のBSと、
オペランドフエツチ用のBSとを分離して、それ
ぞれ独立に動作できる構成とする必要がある。

上記２つのBSを備えた場合に問題となるのは、
同一のブロツク（32バイト、或いは64バイト単
位）が、該２つのBSに存在した時の内容の一致
を図る制御である。

この問題は、２台のCPUが、それぞれ別個の
BSを持つている時のデータの一致をとる制御方
式に類似している。

〔従来の技術〕

第１２図に、上記２つのBSを持つ従来方式の
例を示す。本図において、３１はオペランド実効
アドレスレジスタ（以下OERと云う）、３２はオ
ペランドアクセス用バツフア記憶（以下、オペラ
ンドバツフア記憶と云う）、３３はオペランドワ
ードレジスタ（以下OWRと云う）、３４は命令
実効レジスタ（以下IERと云う）、３５は命令フ
エツチ用バツフア記憶（以下、命令フエツチバツ
フア記憶と云う）、３６は命令ワードレジスタ
（以下IWRと云う）、３７はオペランドストアデ
ータレジスタ（以下OSDRと云う）、３８は命令
ストアデータレジスタ（以下ISDRと云う）であ
る。

この従来例においては、Ｉ−UNIT１からのオ
ペランドフエツチのアドレスは、OER３１にセ
ツトされ、オペランドバツフア記憶３２がアクセ
スされ、読み出されたデータはOWR３３にセツ
トされてＥ−UNIT２へ送出される。

同様にして、命令フエツチアドレスは、IER３
４にセツトされ、命令フエツチバツフア記憶３５
からの読み出しデータは、IWR３６にセツトさ
れて、Ｉ−UNIT１に送出される。

上記オペランドストアアドレスは、OER１、
及びIER３４に同時にセツトされ、オペランドバ
ツフア記憶３２だけでなく、命令フエツチバツフ
ア記憶３５にも、当該アドレスのデータブロツク
が存在するか否かが調べられる。

これは、該データブロツクの先頭に命令列が配
置されていても、その後にデータが含まれている
可能性があるからである。

そして、当該ブロツクが存在する時には、Ｅ−
UNIT２からのオペランドストアデータをOSDR
３７、及びISDR３８にセツトして、オペランド
バツフア記憶３２、及び命令フエツチバツフア記
憶３５の、当該アドレスのブロツクに書き込みを
行う。

他方、オペランドフエツチ、或いは命令フエツ
チの際に、当該バツフア記憶中に該当するアドレ
スが存在しない時には、図示していない主記憶装
置に対して当該アドレスのデータのブロツク転送
要求を出し、ブロツク転送されてきたデータが、
上記２つのバツフア記憶に書き込まれるように動
作する。

〔発明が解決しようとする問題点〕

上記の従来方式においては、オペランドストア
の際に、オペランドバツフア記憶３２をアクセス
するＳ−UNIT３のＰ，Ｔ，Ｂ，Ｒで示されるパ
イプラインと、命令フエツチバツフア記憶をアク
セスするＳ−UNIT３のパイプラインとを、第１
３図に示すように同期させなければならない問題
がある。

即ち、本図の１に示すように、Pop，Pipとも
該プライオリテイサイクルにおいて、優先権がと
れると、直ちにストアの為のバツフアアクセスが
できるが、例えば２で示すように、命令フエツチ
用バツフア記憶が、ブロツク転送要求（Pmi）を
処理している場合には、Pifが３サイクル遅らさ
れ、これと同期をとる為に、オペランド側のパイ
プラインも３サイクル待たされることになる。

本発明は上記従来の欠点に鑑み、オペランドフ
エツチ、及び命令フエツチの両パイプラインを同
期化することなく、命令フエツチバツフア記憶に
オペランドストアを反映させる手段を提供するこ
とを目的とするものである。

〔問題点を解決する為の手段〕

この目的は、オペランドアクセス用バツフア記憶装置と、命
令フエツチ用バツフア記憶装置と、主記憶装置へ
のストアアクセスを行う為の複数個のストアアド
レスレジスタ及びストアデータレジスタから構成
されるストアバツフアとを備え、命令フエツチは
上記命令フエツチ用バツフア記憶装置から行い、
オペランドフエツチは上記オペランドアクセス用
バツフア記憶装置から行い、オペランドストアは
上記オペランドアクセス用バツフア記憶装置と、
上記ストアバツフアに同一シーケンスで行い、命
令フエツチ用バツフア記憶装置へのオペランドス
トアの反映は、上記ストアバツフアから別シーケ
ンスで行う手段を有するデータ処理装置におい
て、上記ストアバツフアは、命令フエツチ用バツ
フア記憶装置に反映すべきストアアドレスと、ス
トアデータを保持していることを示す複数のホー
ルド（HOLD）フラグと、複数のストアバツフ
アの内、とれを命令フエツチ用バツフア記憶装置
に反映すべきかを示すポインタを持ち、命令フエ
ツチ用バツフア記憶装置への書き込みシーケンス
を始めた際、上記ポインタで示されるストアバツ
フアに対応する命令フエツチストア送出（IF ST
ISSUED）フラグをオンにして、且つ上記ポイン
タの値を書き込みシーケンスの各サイクルでの識
別（ID）ビツトとして使用することにより、書
き込み終了時には、上記識別（ID）ビツトで示
されるストアバツフアのホールド（HOLD）フ
ラグをリセツトし、上記書き込みシーケンスが中
断された場合には、上記識別（ID）ビツトで示
されるストアバツフアの命令フエツチストア送出
（IF ST ISSUED）フラグをリセツトすることに
より、上記ホールド（HOLD）フラグがオンで、
且つ命令フエツチストア送出（IF ST ISSUED）
フラグがオフのストアバツフアについて、書き込
みシーケンスの再起動を行う本発明の命令バツフ
アへのストア制御方式によつて達成される。

これは、ストアスルー方式のバツフア記憶に設
けられているストアバツフアのアドレス、及びデ
ータを利用して、命令フエツチバツフア記憶への
オペランドストアの反映を行うようにしたもので
ある。

〔作用〕

即ち、本発明によれば、オペランドバツフア記
憶と、命令フエツチバツフア記憶と、主記憶装置
へのストアアクセスを行う為の複数のストアアド
レスレジスタ（STAR）と、ストアデータレジ
スタ（STD）より構成されるストアバツフアを
有するデータ処理装置において、上記命令フエツ
チバツフア記憶に反映すべきストアアドレス、ス
トアデータを保持していることを示す複数の
STB HOLDフラグと、命令フエツチパイプライ
ンに上記命令フエツチバツフア記憶への書き込み
を送出したことを示すIF ST ISSUEDフラグと、
どのストアバツフアから該命令フエツチパイプラ
インに投入されたかを示すIDビツトを備え、先
行のパイプライン処理の遅延によつて、後続する
パイプライン処理がキヤンセルされた時、該IF
ST ISSUEDフラグをリセツトすることにより、
上記STB HOLDフラグがオンで、IF ST
ISSUEDフラグがオフとなつているストアバツフ
アを検出することによつて、該キヤンセルされた
パイプライン処理を上記命令フエツチパイプライ
ンに再投入するようにしたものであるので、オペ
ランドストアの命令フエツチバツフア記憶への反
映が矛盾なく行うことができる効果がある。

〔実施例〕

以下本発明の実施例を図面によつて詳述する。
本発明は、Ｉ−UNIT１からのストアアクセス
は、バツフア記憶へ書き込むと同時に、ストアの
アドレスと、データを保持できるストアバツフア
にセツトし、主記憶装置へも書き込む、所謂スト
アスルー方式を前提としている。

第１図は本発明の基本動作に関連する構成例を
ブロツク図で示した図、第２図はストアバツフア
（STB）の構成を示す図、第３図Ａ，Ｂは第１図
に示す実施例の詳細な構成を示す図、第４図は
STB VALID、STB READYの動作を説明する
図、第５図はストアバツフア制御フラグの動作を
タイムチヤートで示した図、第６図は命令フエツ
チパイプラインに対するIDの動作を説明する図、
第７図は本発明を実施してストアアクセス制御を
行う場合の動作をタイムチヤートで示した図であ
る。

第１図において、３１〜３８は第１２図で説明
したものと同じものであり、ストアアドレスレジ
スタ（以下STARと云う）３９０と、ストアデ
ータレジスタ（以下STDと云う）３９１、及び
第２図で示しているストアバツフア（STB）の
制御フラグであるSTB HOLDフラグＨ、及びIF
ST ISSUEDフラグＩが、本発明を実施するのに
必要な機能ブロツクである。

先ず、Ｉ−UNIT１からのオペランドストアア
ドレスは、IER３４にはセツトしないで、OER
３１側にだけセツトされ、オペランドバツフア記
憶３２に当該アドレスがあるか否かがチエツクさ
れ、あればOSDR３７にセツトされたオペランド
ストアデータが、オペランドバツフア記憶３２に
書き込まれる。

これと同時に、該オペランドストアアドレスは
STAR３９０にセツトされ、Ｅ−UNIT２からの
オペランドストアデータはSTD３９１にセツト
され、その後に主記憶装置への書き込み要求が出
される。

本発明は、前記ストアスルー方式のバツフア記
憶に設けられている、上記オペランドストアアド
レス、及びデータがセツトされているSTAR３
９０、及びSTD３９１のアドレスと、データを
利用することにより、命令フエツチバツフア記憶
３５へのオペランドストアの反映を行うものであ
る。

上記STAR３９０にセツトされたオペランド
ストアアドレスはIER３４にセツトされ、命令フ
エツチバツフア記憶３５に当該アドレスが存在す
るか否かがチエツクされる。そして、当該アドレ
スが存在すると、STD３９１内のストアデータ
をISDR３８を通して命令フエツチバツフア記憶
３５に書き込まれる。

上記の動作により、オペランドのストアアクセ
スにおいては、オペランドフエツチと、命令フエ
ツチの両パイプラインを同期して実行させる必要
はなくなり、命令フエツチバツフア記憶３５への
オペランドストアの反映は、ストアバツフア
（STB）のアドレス（即ち、STAR３９０の内
容）とデータ（STD３９１）を用いて、Ｉ−
UNIT１のパイプラインとは非同期に行うことが
できる。然も、STAR３９０とSTD３９１は、
既にＳ−UNIT３の構成要素として設けられてお
り、これを流用することにより、新たなハードウ
エアを殆ど追加することなしに実現することがで
きる所に特徴がある。

次に、本発明を実施した場合の詳細な動作につ
いて、第３図〜第７図を用いて説明する。

第３図Ａ、及び第３図Ｂは、便宜上、一枚の図
面を一点鎖線の位置で分割したものである。

本図において、Ｉ−UNITからのオペランドア
クセスアドレスと、命令フエツチアドレスが、そ
れぞれOER３１、IER３４にセツトされると同
時に、アドレス変換バツフアOP TLB３１１、
IF TLB３１２により、論理アドレスを実アドレ
スに高速に変換すると、バツフア記憶３２，３５
のブロツクアドレスをそれぞれ記憶しているOP
BS TAG３１３、IF BS TAG３１４をアクセ
スする。

上記OP TLB３１１、IF TLB３１２から読
み出された論理アドレスは、比較回路３１５，３
１６により、該当アドレスかどうかがチエツクさ
れると同時に、その実アドレス部はOP BS
TAG３１３、IF BS TAG３１４内に保持され
ているバツフア記憶のブロツクアドレスと比較さ
れ、OP BS TAG３１３、IF BS TAG３１４
の比較器３１７，３１８のそれぞれ16個の内の１
つの一致信号が有効になることにより、オペラン
ドバツフア記憶３２、命令フエツチバツフア記憶
３５の出力が、それぞれアライン＆セレクト回路
３１９，３２０により選択され、それぞれオペラ
ンドデータ、命令データとして、それぞれＥ−
UNIT、Ｉ−UNITへ送出される。

オペランド実アドレスレジスタ（以下、ORR
と云う）３２１、命令実アドレスレジスタ（以
下、IRRと云う）３２２は比較回路３１５，３１
６により、一致が生じたアドレス変換バツフア
TLB３１１，３１２のPRIMARYと、
ALTERNATEの一方に保持されている実アドレ
スを受け取り、バツフア記憶３２，３５に該当ブ
ロツクが存在しなかつた時、主記憶装置への転送
要求アドレスをMAR３２３にセツトするのに使
用される。

上記動作を更に詳細に述べると、オペランドス
トアのアクセスは、OER３１にセツトされると
共に、OP TLB３１１、OP BS TAG３１３を
アクセスし、ストアすべきブロツクがオペランド
バツフア記憶３２内に存在するか否かを調べる。

同時に、OP BS TAG３１１からの実アドレ
スは、ORR３２１を経由して、４個のSTAR３
９０の１個に主記憶装置へのストアアドレスとし
て保持される。

ストアすべきデータは、Ｅ−UNITから送ら
れ、ストアアライン回路３２４を通り、４個のス
トアバツフアSTD３９１の内の１個にセツトさ
れる。

オペランドバツフア記憶３２への書き込みは、
ストアアライン回路３２４を通りOSDR３７から
行われる。

ストアバツフアは、第２図に示すように、主記
憶装置へのストアの実アドレスを保持する
STAR３９０と、８バイトのデータを保持する
STD３９１よりなり、制御フラグとして、上記
STAR３９０にアドレスが入つたことを示すバ
リツドフラグＶと、STDにデータが入つたこと
を示すレデイーフラグＲと、８バイト以内の部分
書込み時の書き込みバイト位置を示すバイトマー
ク（BM）とがあり、更に命令フエツチバツフア
記憶に反映すべきストアデータを保持しているこ
とを示すSTB HOLDフラグＨと、命令フエツチ
パイプラインに命令フエツチバツフア記憶への書
き込みアクセスを投入したことを示すIF ST
ISSUEDフラグＩとを設けている。

４個のストアバツフアは、アクセス毎に順番に
使われていき、４番目迄くると、主記憶装置への
はきだしが行われていれば、１番目へサイクリツ
クに戻るように機能する。

命令フエツチバツフア記憶３５への反映は、セ
レクト回路３２５により、４個のSTAR３９０
の内の１個が選択され、IER３４にセツトされ
る。

同時に、IF BS TAG３１４がアクセスされ、
該当ブロツクがあるか否かが調べられる。この
際、IER３４にセツトされるアドレスは実アドレ
スであるので、TLB３１２を使う必要はなく、
IER３４の値が直接比較器３１８へ送出される。
（図示せず）若し、ストアアドレスが命令フエツチバツフア
記憶３５内に存在すればSTD３９１の対応する
ストアデータがセレクト回路３２６により選択さ
れ、ISDR３８を経由して命令フエツチバツフア
記憶３５に書き込まれる。

上記命令フエツチバツフア記憶３５への反映と
同時に、STAR３９０はセレクト回路３２５を
通り、MAR３２３にセツトされ、主記憶装置へ
のストアアドレスとなり、STD３９１内の対応
するデータは、MDI３２７を通り、主記憶装置
への書き込みデータとして送出される。

オペランドストアアドレスがSTAR３９０に
入つた後で、且つ命令フエツチバツフア記憶３５
への反映が済む前に、同一アドレスがIER３４に
入つた場合には、IRR３２２へセツトされた命令
フエツチの実アドレスと、STAR３９０内のス
トアの実アドレスとが比較器３２８により調べら
れ、若し一致すると命令フエツチのやり直しを指
示する。

若し、４個のSTAR３９０が総て使用されて
おり、新たなオペランドストアアドレスがセツト
できない場合には、上記アドレスの比較ができな
いので、オペランドストアアクセスと命令フエツ
チとの順序性を保障する為、STAR３９０が次
のストアアドレスを受け取ることができるように
なる迄、総ての命令フエツチアクセスを待たせる
必要がある。従つて、これらの命令フエツチのや
り直しはＩ−UNIT１が制御する。（図示せず）以上の動作により、オペランドストアアクセス
と命令フエツチの順序性を保障することができ
る。該命令フエツチリトライ信号の制御回路が否
定入力付きナンド回路３２９である。

尚、命令フエツチバツフア記憶３５へのストア
の反映は、本発明がストアスルー方式を前提とし
ていることから、命令フエツチバツフア記憶３５
への書き込みをしないで、該当するブロツクアド
レスを、IF BS TAG３１４上で無効にすること
によつても実現できることは明らかである。

本発明は、このような命令フエツチバツフア記
憶３５へのストアの反映を行う際の、ストアバツ
フアの制御に関係している。

ストアバツフアの制御フラグとして、前述した
ように、バリツドフラグＶ（以下、STB VARID
と云う）と、レデイーフラグＲ（以下、STB
READYと云う）とがあり、第４図によつて、そ
の動作の詳細を示す。

先ず、オペランドストアアクセスは、本図に示
されているように、第３図のOP TLB３１１と、
OP BS TAG３１３をアクセスして、ストアす
べきブロツクがあるか否かを示す第１フロー
（Ｐ、Ｔ、Ｂ、Ｒ）と、OP BS DATA３２に、
Ｅ−UNITからデータを書き込む第２フロー
（Ｐ、Ｗ、Ｓ）とからなる。ここで、Ｗ：TLB，TAGに対する書き込みサイクル。

Ｓ：BSに対する書き込みサイクル。

である。

STB VALIDは、STAR３９０にORR３２
１からのストアアドレスがセツトされるＲサイク
ルにおいてオンとなり、STB READYはSTD
３９１にストアアライン回路３２４からのデータ
がセツトされるＳサイクルにオンとなるように制
御される。

STAR３９０、STD３９１にセツトされたス
トアアドレスとストアデータは、Ｓサイクルの終
わりのタイミングにおいて、それぞれMAR３２
３、MDI３２７にセツトされ主記憶装置に送出
され、該送出の完了タイミングにおいて、上記
STB VALID、STB READYフラグはリセツト
される。

本実施例においては、４個のSTAR３９０、
STD３９１を持つており、これらの何れを使用
するかを、２ビツトのポインタをデコードした信
号により選択される。

STAR３９０の選択は、ポインタSTB INP
により行われ、STAR３９０がセツトされた後、
＋１されて、次のSTAR３９０を指示するよう
に動作する。

ポインタSTB DINPは、ＢサイクルのSTB
INPの値をＷサイクル迄シフトし、STAR３９
０に対応するSTD３９１を選択するのに使用さ
れる。

MAR３２３、MDI３２７にどのストアバツフ
アからセツトすべきかは、ポインタSTB OUTP
により決められ、デコード出力は選択回路
（SEL）の制御信号として用いられる。

このような構成をとるバツフア記憶装置におい
ては、主記憶装置への送出と、命令フエツチバツ
フア記憶３５へのストアアクセスの順番は、必ず
しも決められない。

何故ならば、主記憶装置への送出は、インタフ
エースバスが“空き”である時に可能であり、既
に他のリクエストが送出中であれば待たなければ
ならない。

命令フエツチバツフア記憶３５へのストアアク
セスも、命令フエツチ側のパイプラインがビジー
であると、必ずしも受け付けてくれるとは限らな
い。

又、命令フエツチ側パイプラインに受け付けら
れた後でも、先行するリクエストの状態によつて
は、処理を続行できず、一旦キヤンセルされて、
再投入を要求される場合もある。

このような、ストアアクセスを制御する為に、
本発明においては、ストアバツフアに、前述のよ
うに、命令フエツチバツフア記憶３５に反映すべ
きストアデータを保持していることを示すSTB
HOLDフラグと、命令フエツチ側パイプライン
に命令フエツチバツフア記憶３５への書き込みア
クセスを送出したことを示すIF ST ISSUEDフ
ラグと、どのストアバツフアから命令フエツチパ
イプラインに投入したかを示すIDビツトとを設
けている。

これらの２つのフラグと、前述のSTB
VALID、STB READYフラグのタイミング関係
を第５図に示す。

STB HOLDフラグは、STB VALIDフラグと
同じＲサイクルでセツトされ、命令フエツチバツ
フア記憶３５へのストアアクセスが保留されてい
ることを示す。

ストアバツフアから命令フエツチパイプライン
への投入は、第４図のポインタSTB IF STP
によつて制御され、このポインタが示すストアバ
ツフアにSTB HOLDフラグが付いているなら
ば、第５図に示す命令フエツチパイプラインにプ
ライオリテイＰ（IF ST IOW）（前記第１フロ
ー）のリクエストを立てる。

このリクエストの優先順位がとれ、命令フエツ
チパイプラインが起動されると、対応するストア
バツフアのIF ST ISSUEDフラグがオンとなり、
命令フエツチバツフア記憶３５へのストアアクセ
スが送出されたことを示す。

命令フエツチパイプラインでは、第６図に示す
ように、上記IF ST LOWリクエストがＴサイク
ルに移行する際に、STB IF STPのデコード
出力に対応するIF ST ISSUEDフラグをセツ
トし、且つどのストアバツフアからのストアアク
セスが投入されたかを示すSTB IF STPの内
容を、先ずＴ IDにセツトし、順次Ｂ ID、
Ｒ ID、Ｗ IDへとシフトされる。

Ｒサイクルにおいて、命令フエツチバツフア記
憶３５にストアすべきアドレスブロツクがないこ
とが判明すると、Ｒ IDのデコード出力で示
されたストアバツフアのSTB HOLDフラグを、
第５図のようにＲサイクルの終わりのタイミング
でリセツトする。

若し、アドレスブロツクが存在した場合には、
書き込みを行う為のＰ（IF ST HIGH）（前記第
２フロー）をセツトし、書き込みフローを起動す
る。

この場合のストアバツフアのIDはＷ IDで
示され、対応するSTB HOLDフラグがリセツト
されることになる。

該STB HOLDフラグは、第３図Ｂにおける、
命令フエツチバツフア記憶３５へのデータの反映
が済んでいないことを示し、IRR３２２へセツト
された命令フエツチの実アドレスとSTAR３９
０内のストアの実アドレスとを比較器３２８でチ
エツクすべきか否かの制御信号として使用され
る。

STB HOLDフラグがオフになれば、上記比較
器３２８の結果は無視されるように制御される。

このような、命令フエツチパイプラインへのス
トアアクセスにおいて、第７図に示すように、先
行するＰ（IF ST LOW）のアドレスブロツクが
命令フエツチバツフア記憶３５に存在した場合に
は、実際の書き込みを行う必要がある。

この時、Ｐ（IF ST HIGH）リクエストが優先
順位を取れれば良いが、図示のように、１サイク
ルデイレイされた場合には、後続のＰ（IF ST
LOW）がＰ（IF ST HIGH）の為に保存してあ
る情報（図示せず）を破壊してしまう為、後続の
リクエストをＢサイクルの終わりのタイミングで
キヤンセルしなければならない。

このようなケースにおいて、該キヤンセルされ
たストアアクセスが再送出できるように制御され
ることが要求される。

本実施例においては、図示のようにＴサイク
ル、及びＢサイクルで、このようなケースが生起
すると、上記キヤンセルを起動する為の制御フリ
ツプフロツプ「IF ST WAIT」が付勢され、第
６図のＴ ID、Ｂ IDのデコード出力によ
つて、IF ST ISSUEDフラグをリセツトされる
ので、STB HOLDフラグをオンにした侭、IF
ST ISSUEDフラグがオフとなる。

第６図のSTB IF STPは、命令フエツチパ
イプラインにストアアクセスを送出すると＋１さ
れるが、IF ST ISSUEDフラグ、Ｔ ID〜
Ｗ IDは、該キヤンセルされたストアバツフ
アを示しているので、STB HOLDフラグがオン
で、IF ST ISSUEDフラグがオフになつている
ストアバツフアを検出すると、命令フエツチパイ
プラインに、上記キヤンセルされたＰ（IF ST
LOW）を再送出するように制御される。再送出
の際には、同一８バイト以内のストアが複数、ス
トアバツフアに入つている可能性があるので、ス
トアの反映の順序性を守る為、前述したような
IF BS TAG３１４の無効化を指示する場合があ
る。

このように制御することにより、オペランドス
トアの命令フエツチバツフア記憶３５に対する反
映が矛盾なく行うことができる。

〔発明の効果〕

以上、詳細に説明したように、本発明の命令バ
ツフアへのストア制御方式は、オペランドバツフ
ア記憶と、命令フエツチバツフア記憶と、主記憶
装置へのストアアクセスを行う為の複数のストア
アドレスレジスタ（STAR）と、ストアデータ
レジスタ（STD）より構成されるストアバツフ
アを有するデータ処理装置において、上記命令フ
エツチバツフア記憶に反映すべきストアアドレ
ス、ストアデータを保持していることを示す複数
のSTB HOLDフラグと、命令フエツチパイプラ
インに上記命令フエツチバツフア記憶への書き込
みを送出したことを示すIF ST ISSUEDフラグ
と、どのストアバツフアから該命令フエツチパイ
プラインに投入されたかを示すIDビツトを備え、
先行のパイプライン処理の遅延によつて、後続す
るパイプライン処理がキヤンセルされた時、該
IF ST ISSUEDフラグをリセツトすることによ
り、上記STB HOLDフラグがオンでIF ST
ISSUEDフラグがオフとなつているストアバツフ
アを検出することによつて、該キヤンセルされた
パイプライン処理を上記命令フエツチパイプライ
ンに再投入するようにしたものであるので、オペ
ランドストアの命令フエツチバツフア記憶への反
映が矛盾なく行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の基本動作に関連する構成例を
ブロツク図で示した図、第２図はストアバツフア
（STB）の構成の一例を示した図、第３図Ａ，Ｂ
は第１図に示す実施例の詳細な構成を示す図、第
４図はSTB VALID、STB READYの動作を説
明する図、第５図はストアバツフア制御フラグの
動作をタイムチヤートで示した図、第６図は命令
フエツチパイプラインに対するIDの動作を説明
する図、第７図は本発明を実施してストアアクセ
ス制御を行う場合の動作をタイムチヤートで示し
た図、第８図は中央処理装置（CPU）の構成を
示した図、第９図はＩ−UNITパイプラインの動
作を説明した図、第１０図は１命令のバツフア記
憶へのアクセスタイミングを示す説明図、第１１
図は２サイクル１命令処理の説明図、第１２図は
従来の２つのバツフア記憶を持つ方式をブロツク
図で示した図、第１３図は第１２図で示した従来
方式に必要な同期制御タイミングを説明する図、
である。図面において、１はＩ−UNIT、２はＥ−
UNIT、３はＳ−UNIT、４はバツフア記憶、３
１はオペランド実行アドレスレジスタ（OER）、
３２はオペランドバツフア記憶、３３はオペラン
ドワードレジスタ（OWR）、３４は命令実行レ
ジスタ（IFR）、３５は命令フエツチバツフア記
憶、３６は命令ワードレジスタ（IWR）、３７は
オペランドストアデータレジスタ（OSDR）、３
８は命令ストアデータレジスタ（ISDR）、３１
１，３１２はアドレス変換バツフア（OP TLB、
IF TLB）、３１３，３１４はタグ部（OP BS
TAG、IF BS TAG）、３１７，３１８は比較
器、３５，３６は比較器、３１９はアライン＆セ
レクト回路、３２４はストアアライン回路、３２
１はオペランド実アドレスレジスタ（ORR）、３
２２は命令実アドレスレジスタ（IRR）、３９０
はストアアドレスレジスタ（STAR）、３９１は
ストアデータレジスタ（STD）、はSTB
VALIDフラグ、はSTB READYフラグ、は
ポインタSTB INP、はポインタSTB OUTP、
はポインタSTB IF STP、〜はID、Ｉ，
Ｔ，Ｂ，Ｄ，Ｒ，Ａ，Ｅ１，Ｅ２，Ｖ，Ｗ，Ｓは
パイプラインの各サイクル、STAR VALID Ｖ，
STB READY Ｒ，STB HOLD Ｈ，IF ST
ISSUEDフラグＩは制御フラグ、をそれぞれ示
す。

Claims

【特許請求の範囲】

１オペランドアクセス用バツフア記憶装置と、
命令フエツチ用バツフア記憶装置と、主記憶装置
へのストアアクセスを行う為の複数個のストアア
ドレスレジスタ及びストアデータレジスタから構
成されるストアバツフアとを備え、命令フエツチ
は上記命令フエツチ用バツフア記憶装置から行
い、オペランドフエツチは上記オペランドアクセ
ス用バツフア記憶装置から行い、オペランドスト
アは上記オペランドアクセス用バツフア記憶装置
と、上記ストアバツフアに同一シーケンスで行
い、命令フエツチ用バツフア記憶装置へのオペラ
ンドストアの反映は、上記ストアバツフアから別
シーケンスで行う手段を有するデータ処理装置に
おいて、上記ストアバツフアは、命令フエツチ用
バツフア記憶装置に反映すべきストアアドレス
と、ストアデータを保持していることを示す複数
のホールド（HOLD）フラグと、複数のストア
バツフアの内、どれを命令フエツチ用バツフア記
憶装置に反映すべきかを示すポインタを持ち、命
令フエツチ用バツフア記憶装置への書き込みシー
ケンスを始めた際、上記ポインタで示されるスト
アバツフアに対応する命令フエツチストア送出
（IF ST ISSUED）フラグをオンにして、且つ上
記ポインタの値を書き込みシーケンスの各サイク
ルでの識別（ID）ビツトとして使用することに
より、書き込み終了時には、上記識別（ID）ビ
ツトで示されるストアバツフアのホールド
（HOLD）フラグをリセツトし、上記書き込みシ
ーケンスが中断された場合には、上記識別（ID）
ビツトで示されるストアバツフアの命令フエツチ
ストア送出（IF ST ISSUED）フラグをリセツ
トすることにより、上記ホールド（HOLD）フ
ラグがオンで、且つ命令フエツチストア送出
（IF ST ISSUED）フラグがオフのストアバツフ
アについて、書き込みシーケンスの再起動を行う
ことを特徴とする命令バツフアへのストア制御方
式。