JPH0376501B2

JPH0376501B2 -

Info

Publication number: JPH0376501B2
Application number: JP60080687A
Authority: JP
Inventors: Takashi Chiba
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-04-16
Filing date: 1985-04-16
Publication date: 1991-12-05
Also published as: JPS61239339A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決する為の手段作用実施例発明の効果〔概要〕少なくとも、中央処理装置（CPU）、チヤネル
処理装置（CHP）、主記憶装置（MSU）、拡張記
憶装置（ESE）、及び記憶制御と中央処理装置
（CPU）／チヤネル処理装置（CHP）間のインタ
フエース制御を行う記憶制御装置（MCU）から
構成される計算機システムにおいて、該拡張記憶
装置（ESE）と、主記憶装置（MSU）との間の
データ転送がページ単位であることに着目し、該
拡張記憶装置（ESE）に充分なバンク数と、デー
タバツフア（例えば、１ページ／4KB）とを設
け、記憶制御装置（MCU）側には一定の大きさ
のデータバツフア（例えば、64バイト）を設け
て、該記憶制御装置（MCU）から拡張記憶装置
（ESE）に対する起動（起動信号Ｓの送出）を行
つた後、上記記憶制御装置（MCU）側のESE制
御部において、上記記憶制御装置（MCU）側の
データバツフアが満杯でないこと、或いは主記憶
装置（MSU）からデータがロードされたことを
確認して、データ転送要求（SYNC DATA）を
改めて送出し、該送出されたデータ転送要求
（SYNC DATA）に対応して、拡張記憶装置
（ESE）と記憶制御装置（MCU）内のそれぞれの
データバツフア間でのデータ転送を行うことによ
り、例えば８バイト単位のデータ転送ができるよ
うにしたものである。

〔産業上の利用分野〕

本発明は、比較的高速な素子で構成される主記
憶装置（MSU）と、低価格であることが要求さ
れる為に高速性をある程度犠牲にした素子で構成
される拡張記憶装置（ESE）の間におけるページ
単位（例えば、4KB）のデータ転送を行う制御
方式に関する。

最近の計算機システムにおけるオンライン化に
伴つて、多数のユーザが１台の計算機シシテムを
共有して使用する、所謂TSSシステムの構築が
盛んになつてきており、その応答内容によつて、
ユーザから見たレスポンスタイムの遅さが問題に
なるようになつてきた。

一般に、TSSシステムにおいては、ユーザの
メモリ使用領域は、フアイルメモリ（DASD）の
中にあり、現時点において、最高速のフアイルメ
モリ（DASD）を使用しても、チヤネル処理装置
（CHP）を経由している為、データ転送速度は最
大3MB／Ｓが限界である。

そこで、主記憶装置（MSU）よりも速度は遅
いが、経済的で、大容量の記憶装置｛拡張記憶装
置（ESE）｝を設け、ユーザ領域をフアイルメモ
リ（DASD）と、上記拡張記憶装置（ESE）の両
方に持つようにする。

そして、通常は、該フアイルメモリ（DASD）
から拡張記憶装置（ESE）にデータを初期ローデ
イングするだけで、以後でのフアイルメモリ
（DASD）と拡張記憶装置（ESE）間のデータ転
送はできるだけ行わないようにする。

従つて、主記憶装置（MSU）からのデータは
フアイルメモリ（DASD）ではなく拡張記憶装置
（ESE）に対して行い、あるフアイルメモリ
（DASD）に格納されているデータが必要となつ
た時には、拡張記憶装置（ESE）から読み出すよ
うにすることによつて、ユーザから見たレスポン
スタイムを１桁〜２桁向上させることができるよ
うになつてきた。

然しながら、該拡張記憶装置（ESE）に対する
アクセス制御を、主記憶装置（MSU）と同じよ
うに行うのは、アクセスタイムと、サイクルタイ
ムの違いによつて、ハードウエア的に困難な面が
多く、効果的なデータ転送方式が要求されるよう
になつてきた。

〔従来の技術〕

第５図は、一般的なデータ処理装置のシステム
構成の一例を示したもので、中央処理装置（以
下、CPU＃０，＃１と云う）３、又はチヤネル
処理装置（以下、CHP＃０，＃１と云う）４か
らの主記憶装置（以下、MSU＃０〜＃３と云う）
１、又は拡張記憶装置（以下、ESEと云う）６に
対するアスセス要求は、記憶制御部（以下、
MCUと云う）２において、各装置対応のポート
に受け付けられた後、優先選択されて処理され
る。尚、サービスプロセツサ（SVP）５は本シ
ステムに対する保守、運用を司る装置である。

第６図は、第５図のデータ処理装置における
MCU２内の主記憶アクセス制御部をブロツク図
で示したものである。

先ず、CPU（＃０，＃１）３、又はCHP（＃０，
＃１）４のMSU（＃０〜＃３）１に対するアクセ
ス要求（REQ）は、それぞれ対応するポート２
１，２２に受け付けられ、優先順位回路（Ｐ）２
３でその１つが選択され、MSU（＃０〜＃３）１
に対するアクセスを起動する。

該起動したアクセスに関する制御情報（例え
ば、オペレーシヨンコード、ロツクフラグ、バリ
ツドビツト、要求元No.等）、アドレス、及び該ア
クセスが部分書き込みであれば、その書き込みデ
ータが、順次Ｎ段のシフトレジスタで構成される
パイプライン２４０に保持され、主記憶アクセス
の制御に使用される。

MSU（＃０〜＃３）１を起動したアクセスが、
フエツチ動作の時は、MS ADDR２５０から
MSU（＃０〜＃３）１に対するアドレスが送出さ
れた後、一定タイミング後、MSU（＃０〜＃３）
１からFETCH DATA２５２を通してフエツチ
データが読み出され、DATA MERGE２５４を
通り、ECC FCH２５３でチエツク、及び訂正処
理を受けた後、各CPU（＃０，＃１）３、CHP
（＃０，＃１）４に送出される。

MSU（＃０〜＃３）１を起動したアクセスが、
ストア動作の時は、上記MS ADDR２５０から
MSU（＃０〜＃３）１に対するアドレスが送出さ
れた後、ECC ST２５３においてストアデータに
ECC符号が付加され、一定タイミング後、
STORE DATA２５１を通して、MSU（＃０〜
＃３）１に送出される。

上記ストア動作が部分書き込みの時には、パイ
プライン２４０に保持されている部分書き込みデ
ータが、FETCH DATA２５２を通してMSU
（＃０〜＃３）１から読み出されたデータと、
DATA MERGE２５４でマージされた後、ECC
ST２５３でECC符号が付加されて、STORE
DATA２５１を通してMSU（＃０〜＃３）１に
ストアされる。

MSU（＃０〜＃３）１に対する上記ストア動作
が行われると、レジスタBIR２６１を通して、各
CPU（＃０，＃１）３内のバツフアメモリ（BS）
に対する無効化処理要求が各CPU（＃０，＃１）
３に送出される。

又、上記ECC FCH２５３で１ビツトエラー等
が検出された時には、等該アドレスが、レジスタ
FSAR２６０，GPBR２６２を通して、各CPU
（＃０，＃１）３に送出され、マシンチエツク割
り込み処理に入るように動作する。

上記の説明はMSU（＃０〜＃３）１に対するア
クセス動作として行つたが、前述のESE６も第５
図、第６図から明らかな如く、MSU（＃０〜
＃３）１と同じ位置に接続されており、MSU
（＃０〜＃３）１との違いはアドレス、及びアク
セスタイム、サイクルタイムの違いのみである。

従つて、MSU（＃０〜＃３）１からESE６への
データ転送は、CPU（＃０，＃１）３から、例え
ば、ページ転送命令が発行され、ポート２１に受
け付けられて、優先順位回路（Ｐ）２３で選択さ
れることにより、MSU（＃０〜＃３）１と、ESE
６のそれぞれに、MS ADDR２５０、ESE
ADDR２５０′を経由して、アドレス情報が送出
され、FETCH DATA２５２から読み出された
データが、DATA MERGE２５４、ECC FCH
２５３を通して転送されていた。

同様にして、ESE６からMSU（＃０〜＃３）１
へのデータ転送は、FETCH DATA２５２、
DATA MERGE２５４、ECC ST２５３、
STORE DATA２５１を通して行われていた。

〔発明が解決しようとする問題点〕

従つて、従来方式においては、MCU２に２種
類の記憶装置が同格の位置に接続されており、そ
れぞれのアクセスタイム、サイクルタイム、従つ
てビジータイムが異なり、データ転送の制御が複雑となる。

MSU（＃０〜＃３）１，ESE６に対するアク
セス要求に、それぞれのビジー状態等による予
測できない〓待ち”が生じ、効率的なデータ転
送を行うことが困難となる。

と云う問題があつた。

本発明は上記従来の欠点に鑑み、見掛け上ESE
６のアクセスタイムや、ビジータイム等に関与し
ないで、効率的なデータ転送を行う方法を提供す
ることを目的とするものである。

〔問題点を解決する為の手段〕

第１図は本発明のESEアクセス部の原理ブロツ
ク図であつて、MSU（＃０〜＃３）１とESE６と
の間のデータ転送が、アドレスの順方向に連続す
るページ単位の塊である点に着目し、 (1) ESE６には充分なバンク６０の数とデータバ
ツフア（4KB／ページ）６１を設け、 (2) MCU２は該ESE６とのデータ転送の為に、
一定の大きさ（例えば、64バイト）のデータバ
ツフア２７と、ESE制御部（ESE CTL）２８
を持ち、 (3) 先ず、パイプライン２４０からの指示に基づ
き、該ESE制御部（以下、ESE CTLと云う）
２８からESE６に対するアクセスを起動する信
号Ｓを送出すると、一定時間後（ESE６の各バ
ンク６０に対するアクセスタイムに依存する）
にデータ転送要求（SYNC DATA）を送出す
るようにして、MSU（＃０〜＃３）１側の状態
についてのみ注目したデータ転送が可能となる
ように構成する。

具体的に述べれば、 (a) ページイン（ESEMSU）の場合：１ MCU２のESE CTL２８から、ESE６に対
してアクセスの起動信号Ｓ、ページアドレスを
送出する ESE６においては、該ページアドレスをアド
レスレジスタ（AR）６２に設定した後、該ア
ドレスレジスタ（AR）６２を＋１しながら、
８バイト宛のデータをデータバツフア６１に格
納する。

２ MCU２中のESE CTL２８は、データバツ
フア２７中のデータが一杯でないことを確認し
て、ESE６の最大のアクセスタイムを考慮し
て、データ転送要求（SYNC DATA）をESE
６に送出する。

３ ESE６では、該データバツフア６１から、１
回の〓SYNC DATA” に対して８バイト
宛、MCU２のデータバツフア２７にデータを
転送する。

４ MCU２のデータバツフア２７は、該８バイ
トのデータが転送されてくると、対応する
CPUポート２１に送出する。

この時、プライオリテイ（Ｐ）が取れない
と、該MCU２内のデータバツフアは満杯とな
り、上記〓SYNC DATA”の送出を中断す
る。

以降、１ページ（4KB）のデータが、ESE
６のデータバツフア６１からMCU２のデータ
バツフア２７に転送される迄、同じ動作が繰り
返される。

(b) ページアウト（MCUESE）の場合：１パイプライン２４０からの指示に基づき、
MCU２からESE６に対して、ストアアクセス
の起動信号Ｓを送出すると共に、格納ページの
開始アドレスを、アドレスレジスタ（AR）６
２に送出し、MSU１に対してはロード要求を
出す。

該ロード要求によつて、MSU１からフエツ
チされたデータは、MCU２内のデータバツフ
ア２７に格納される。

２ MSU１から該データバツフア２７に、８バ
イトのデータが格納される毎に、ESE CTL２
８はESE６のデータバツフア６１に〓SYNC
DATA”を送出し、８バイトのデータを該
ESE６のデータバツフア６１に転送する。

３ ESE６側においては、データバツフア６１が
〓空き”でない限り、MCU２から送られてき
た順序に、アドレスレジスタ（AR）６２を＋
１しながら、各バンクを起動して、当該データ
を格納する。

以降、同じようにして、１ページ（4KB）の
データがMCU２のデータバツフア２１からESE
６のデータバツフア６１に転送される迄、同じ動
作が繰り返される。

従つて、 (a) ページインの場合には、 MSU１に対する書き込みデータが常に、
MCU２のデータバツフア２７に存在すること
になる。

(b) ページアウトの場合には、 MSU１からデータが格納される毎に、ESE
６に対して、上記データ転送要求（SYNC
DATA）を送出し、該データバツフア２７の
内容を、ESE６のデータバツフアに転送してい
るので、該MCU２のデータバツフア２７には、
常に、〓空き”が存在し、MSU１からのフエ
ツチデータがセツトできる状態にある。

と云う特徴がある。

〔作用〕

即ち、本発明によれば、少なくとも、中央処理
装置（CPU）、チヤネル処理装置（CHP）、主記
憶装置（MSU）、拡張記憶装置（ESE）、及び記
憶制御と中央処理装置（CPU）／チヤネル処理
装置（CHP）間のインタフエース制御を行う記
憶制御装置（MCU）から構成される計算機シス
テムにおいて、該拡張記憶装置（ESE）と、主記
憶装置（MSU）との間にデータ転送がページ単
位であることに着目し、該拡張記憶装置（ESE）
に充分なバンク数と、データバツフア（例えば、
１ページ／4KB）とを設け、記憶制御装置
（MCU）側には一定の大きさのデータバツフア
（例えば、64バイト）を設けて、中央処理装から
のデータ転送要求があると、該記憶制御装置
（MCU）から拡張記憶装置（ESE）に対するデー
タ転送の為のアクセスを起動する起動信号Ｓと、
一定時間後にデータ転送要求（SYNC DATA）
を送出するように構成し、該拡張記憶装置
（ESE）から主記憶装置（MSU）に対するデータ
転送、即ち、ページインの場合には、上記起動信
号（Ｓ）を送出後、該記憶制御装置（MCU）内
のデータバツフアが満杯でないことを確認して、
該拡張記憶装置（ESE）上に、上記データ転送要
求（SYNC DATA）を送出し、該拡張記憶装置
（ESE）では、該送出されてきたデータ転送要求
（SYNC DATA）に対応して、自己のデータバ
ツフアから該記憶制御装置（MCU）内のデータ
バツフアに対して、例えば、８バイト宛のデータ
転送を行い、該主記憶装置（MSU）から該拡張
記憶装置（ESE）に対するデータ転送、即ち、ペ
ージアウトの場合には、該記憶制御装置（MCU）
内のデータバツフアに、主記憶装置（MSU）か
らデータが格納される毎に、上記データ転送要求
（SYNC DATA）を拡張記憶装置（ESE）に送
出して、該データバツフア内のデータを、例え
ば、８バイト宛、上記拡張記憶装置（ESE）内の
データバツフアに転送するようにしたものである
ので、見掛け上、ESE側のアクセスタイムや、バ
ンクのビジータイムを無視した、簡単な制御で効
果的なデータ転送が可能となる効果がある。

〔実施例〕

以下本発明の実施例を第１図を参照しながら図
面によつて詳述する。第２図は本発明の一実施例
をブロツク図で示したものであり、第３図は本発
明によるページ・データ転送手段（シーケンス）
を示した図であり、第４図はページインを例にし
た時の動作をタイムチヤートで示した図であつ
て、第５図、第６図と同じ符号は同じ対象物を示
しており、上記第１図におけるESE CTL２８
と、データバツフア２７，６１，及び、ESE６に
対するアクセス信号Ｓ、データ要求信号、〓
SYNC DATA”が本発明を実施するのに必要な
機能ブロツク、制御信号である。

以下の説明においては、各装置間のデータバス
幅を８バイト、ESE６内のデータバイト６１の容
量を4KB，MCU２内のデータバツフアの容量を
64バイトとする。

本発明に関連するページ・データ転送は、
4KBを単位とするデータ転送であつて、以下２
つのオペレーシヨンがある。

(1) ページイン：ページ転送命令によつて指定された、ESE６内
の4KBのデータを、同命令によつて指定された
MSU１内の位置に移す。

(2) ページアウト：ページ転送命令によつて指定されたMSU１内
の4KBのデータを、同命令によつて指定された
ESE６内の位置に移す。

このようなページ・データ転送処理において、
本発明を実施する為には、ESE６に充分なバンク
６０の数と、データバツフア６１を用意しておく
必要がある。即ち、ａ ESEアクセスのスループツト≧MSUアクセ
ス（ページ・データ転送のみ）スループツトの
関係を成立させることにより、MCU２はMSU
１のコンフリクシヨンについてのみ注目した制
御を行うことができること、及び、ｂ ESE６はページインのオペレーシヨンにおい
て、MSU１の状態に無関係にデータバツフア
６１に対する読み出しを継続して行うことがで
きる。

又、MCU２におけるデータバツフア２７は、
MCUESE間のデータ転送の為に、MSU１アク
セス（ページ・データ転送による）に与える悪影
響を無くする効果がある。

以下、第３図のページ・データ転送シーケンス
を中心にして、前述の第１図、第２図のブロツク
図、第４図のタイムチヤートを参照しながら本発
明を実施した時のページ・データ転送動作を説明
する。

(1) ページイン（ESEMSU）動作の場合： CPU１からESE６に対するフエツチ要求
をCPUポート２１で受け付けると、CPUポ
ント２１優先順位回路（Ｐ）２３パイプ
ライン２４０ESE CTL２８と、該アクセ
スを伝搬させ、且つこの過程で、ESE６のア
ドレス例外チエツクを行い、ESE６に対応す
るアドレスが存在しなければ、CPU１に報
告して、当該処理を終了させる。

次にCPU１からMSU１に対するストア要
求を受け付けると、同様にしてMSU１のア
ドレス例外チエツクを行う。

，の両方にアドレス例外がないことを
確認後、ESE CTL２８は、ESE６に対する
フエツチアクセス（ESE REQ）Ｓを起動す
ると共に、ページアドレス（ESE ADDR）
をアドレスレジスタ（AR）６２に設定す
る。

ESE６においては、該フエツチ要求Ｓを受
けると、現在実行中の処理、例えば、パトロ
ール処理等を中断して、ESE BANK GOの
状態とし、バンク６０からデータバツフア６
１へのデータ転送を開始する。この時、８バ
イトのデータが転送される毎に、上記アドレ
スレジスタ（AR）６２が＋１されると共
に、別途設けられているバンクカウンタ
（BANK CT）も＋１される（第４図、参
照） ESE CTL２８は、上記フエツチアクセス
を起動して、一定時間Ｔ後（具体的には、
ESEアクセスタイム×２）、データ転送要求
’SYNC DATA，をESE６に送出すると、
対応する８バイトのデータが、３マシンサイ
クル後に、MCU２のデータバツフア２７に
ロードされる。

このデータ転送は、上記データバツフア２
７が３２バイトになる迄行われ、３２バイト
を越えると中断される。中断後、既にESE６
に対して送出済のデータ転送要求’SYNC
DATA，があつても、上記３マシンサイク
ルのずれがある為、該データバツフア２７の
容量６４バイトを越えることはない。

又、上記中断の判定は、例えば、該データ
バツフア２７に設けられているインポインタ
と、アウトポインタとの値を演算することに
より行うことができる。

MCU２のデータバツフア２７にロードさ
れたデータは順次、対応するCPUポート２
１のストアデータレジスタ（WD）（図示せ
ず）にセツトされ、MSU１に対するストア
アクセス（MSU GO，MSU WD）を起動
する。

このMSU１に対するストアアクセスは図
示していないが、CPUポート２１のアドレ
スを〓＋８”しながら行われる。

MSU１に対する上記ストアアクセスが、
他のポートによつて待たされると、当該
MCU２とESE６との間のデータ転送の中断
が起こり得るが、MCU２のデータバツフア
２７の内容が３２バイト以下になつた時点に
おいて、該中断は解除され、再度データ転送
が行われる。

上記データ転送要求’SYNC DATA，
が、512回送出されると、当該ページイン処
理は終了する。（第４図、参照）上記〜迄の動作が終了すると、CPU
ポート２１、及びESE CTL２８のビジー状
態を解除し、該ページイン処理の結果を該
CPU１に報告する。

(2) ページアウト（MSUESE）動作の場合：〜は、(1)のストア／フエツチが逆になる
のみで、同じ動作となる。

MSU１に対するフエツチアクセスを、
CPUポート２１のアドレスを、〓＋８”し
ながら、順次起動する。

MSU１から読み出されたデータは、MSU
２のデータバツフア２７にロードされ、その
都度データ転送要求〓SYNC DATA”を
ESE６に送出すると同時に、データをESE６
のデータバツフア６１に送出する。

ESE６側においては、前述のように、デー
タバツフア６１が〓空き”でない限り、
MSU２のデータバツフアから送られてきた
順序に、アドレスレジスタ（AR）６２を＋
１しながら、各バンクを起動して当該データ
を格納する。

該MSU１に対するフエツチアクセスが、
512回となると、当該ページアウト処理は終
了する。

(1)のと同様である。

このように、本発明においては、MSU２
からESE６に対して、アクセス起動要求Ｓを
送出した後、一定時間Ｔ後、或いは、MSU
２内のデータバツフア２７に８バイトデータ
がロードされる都度、データ転送要求〓
SYNC DATA”をESE６に送出するだけ
で、MSU１とESE６との間のページ・デー
タ転送が行われる所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のペー
ジ・データ転送制御方式は、少なくとも、中央処
理装置（CPU）、チヤネル処理装置（CHP）、主
記憶装置（MSU）、拡張記憶装置（ESE）、及び
記憶制御と中央処理装置（CPU）／チヤネル処
理装置（CHP）間のインタフエース制御を行う
記憶制御装置（MCU）から構成される計算機シ
ステムにおいて、該拡張記憶装置（ESE）と、主
記憶装置（MSU）との間のデータ転送がページ
単位であることに着目し、該拡張記憶装置
（ESE）に充分なバンク数と、データバツフア
（例えば、１ページ／4KB）とを設け、記憶制御
装置（MCU）側には一定の大きさのデータバツ
フア（例えば、６４バイト）を設けて、中央処理
装からのデータ転送要求があると、該記憶制御装
置（MCU）から拡張記憶装置（ESE）に対する
データ転送の為のアクセスを起動する起動信号Ｓ
と、一定時間後にデータ転送要求（SYNC
DATA）を送出するように構成し、該拡張記憶
装置（ESE）から主記憶装置（MSU）に対する
データ転送、即ち、ページインの場合には、該記
憶制御装置（MCU）内のデータバツフアが満杯
でないことを確認して、該拡張記憶装置（ESE）
に、上記データ転送要求（SYNC DATA）を送
出し、該拡張記憶装置（ESE）では、該送出され
てきたデータ転送要求（SYNC DATA）に対応
して、自己のデータバツフアから該記憶制御装置
（MCU）内のデータバツフアに対して、例えば、
８バイト宛のデータ転送を行い、該主記憶装置
（MSU）から該拡張記憶装置（ESE）に対するデ
ータ転送、即ち、ページアウトの場合には、該記
憶制御装置（MCU）内のデータバツフアに、主
記憶装置（MSU）からデータが格納される毎に、
上記データ転送要求（SYNC DATA）を拡張記
憶装置（ESE）に送出して、該データバツフア内
のデータを、例えば、８バイト宛、上記拡張記憶
装置（ESE）内のデータバツフアに転送するよう
にしたものであるので、見掛け上、ESE側のアク
セスタイムや、バンクのビジータイムを無視し
た、簡単な制御で効果的なデータ転送が可能とな
る効果がある。

【図面の簡単な説明】

第１図は本発明のESEアクセス部の原理ブロツ
ク図、第２図は本発明の一実施例をブロツク図で
示した図、第３図は本発明によるページ・データ
転送シーケンスを示した図、第４図は本発明を実
施してページインを行つた時の動作をタイムチヤ
ートで示した図、第５図は一般のデータ処理装置
のシステム構成を示した図、第６図は従来技術に
よる主記憶アクセス制御部をブロツク図で示した
図、である。図面において、１は主記憶装置（MSU＃０〜
＃３）、２は記憶制御部（MCU）、３は中央処理
装置（CPU＃０，＃１）、４はチヤネル処理装置
（CHP＃０，＃１）、２１，２２は主記憶アクセ
ス要求ポート、２３は優先順位回路（Ｐ）、２４
０はパイプライン、２７はデータバツフア、２８
はESE制御部（ESE CTL）、６は拡張記憶装置
（ESE）、６０はバンク、６１はデータバツフア、
６２はアドレスレジスタ（AR）、〜はペー
ジ・データ転送の各処理ステツプ、Ｓ，〓SYNC
DATA”は制御信号、をそれぞれ示す。

Claims

【特許請求の範囲】１少なくとも、中央処理装置（CPU）３と、
チヤネル処理装置（CHP）４と、主記憶装置
（MSU）１と、拡張記憶装置（ESE）６と、記憶
制御と中央処理装置（CPU）／チヤネル処理装
置（CHP）間のインタフエース制御を行う記憶
制御装置（MCU）２とから構成される計算機シ
ステムにおいて、上記主記憶装置（MSU）１と拡張記憶装置
（ESE）６との間でページ単位のデータ転送を行
うのに、該拡張記憶装置（ESE）６と、記憶制御
装置（MCU）２内に、それぞれ、大きさの異な
るデータバツフア６１，２７を設けると共に、中央処理装置（CPU）１が発行したデータ転
送命令を、該記憶制御装置（MCU）２が受信し
て、該拡張記憶装置（ESE）６に対してデータ転
送の為のアクセス要求を送出する際、該拡張記憶
装置（ESE）６に対する起動要求（Ｓ）と、一定
時間後にデータ転送要求（SYNC DATA）の２
つの信号を送出するように構成し、該データ転送要求が、拡張記憶装置（ESE）６
から主記憶装置（MSU）１へのデータ転送（ペ
ージイン）の場合には、上記起動要求（Ｓ）を送
出後、該記憶制御装置（MCU）２内のデータバ
ツフア２７が満杯でないことを確認して、該拡張
記憶装置（ESE）６に、上記データ転送要求
（SYNC DATA）を送出し、該拡張記憶装置
（ESE）６では、該送出されてきたデータ転送要
求（SYNC DATA）に対応して、自己のデータ
バツフア６１から、該記憶制御装置（MCU）２
内のデータバツフア２７に、特定のバイト数のデ
ータ転送を行い、該データ転送要求が、主記憶装置（MSU）１
から該拡張記憶装置（ESE）６へのデータ転送
（ページアウト）の場合には、該記憶制御装置
（MCU）２内のデータバツフア２７に、主記憶装
置（MSU）１からデータが格納される毎に、該
拡張記憶装置（ESE）６に、上記データ転送要求
（SYNC DATA）を送出し、自己のデータバツ
フア２７から、拡張記憶装置（ESE）６内のデー
タバツフア６１に、特定のバイト数のデータ転送
を行うように制御することを特徴とするページ・
データ転送制御方式。