JPH028338B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、計算機における仮想記憶空間の記憶
保護方式に関し、特に拡張単一仮想記憶空間と多
重仮想記憶空間とに切り替えて共用できる記憶保
護機構の方式に関する。

〔技術の背景〕

仮想記憶方式の計算機は、実メモリ以上の大き
な空間をアドレス空間として、ソフトウエアや
OSに与えることができるため、近年盛んに使用
されており、そして処理対象の大規模化にともな
い、さらに大きなアドレス空間の確保のために仮
想アドレス空間の拡張が望まれている。

仮想空間の拡張は、単一仮想アドレス空間とし
て拡張する方式と、多重仮想アドレス空間として
拡張する方式がある。

第１図は前者の単一仮想アドレス空間として拡
張する方式を示し、Ａは基本仮想アドレス空間、
Ｂはアドレス方向に拡張された単一の拡張仮想ア
ドレス空間を表している。この方式では仮想アド
レスのビツト幅の拡張になるため、計算機のアー
キテクチヤを見直し、時にはOSも全部見直す必
要がある。しかし、すでにビツト幅に余裕を持た
せてある計算機ならば、比較的その対応は容易で
ある。

第２図は後者の多重仮想アドレス空間として拡
張する方式を示し、Ａは基本仮想アドレス空間、
Ｃはアドレス空間を多重化した拡張仮想アドレス
空間、Ｄ，Ｅは空間の共通部を表している。この
方式では、従来のソフトウエアおよびOSがその
まま使用できるが空間番号の新設やその管理が必
要となる。また各空間の共通部Ｄ，Ｅが必要とな
るため、拡張した空間のすべてが独立した仮想ア
ドレス空間として使用できないうえ、空間の切り
替え等によるオーバーヘツドが生じるという欠点
をもつ。

このように両方式はそれぞれ長所および短所を
有しているため、利用者のおかれている環境にし
たがつて選択できることが望ましい。しかし、従
来の計算機では、制御機構が複雑化することなど
の理由で、いずれか一方の方式しかとることがで
きなかつた。

〔発明の目的および構成〕

本発明の目的は、同一計算機上で拡張単一仮想
記憶方式と多重仮想記憶方式の２つの拡張仮想記
憶方式を選択的に使用可能にする場合に両方式に
共用できる記憶保護機構を実現して、ハードウエ
ア回路の構成を簡単化することにある。

本発明における記憶保護は、仮想アドレス空間
のセグメント単位に行われ、プロセツサより誤つ
たセグメントにアクセス要求が生じた場合、その
実行は抑止または打ち切られ、記憶保護例外のプ
ログラム割込みが発生する。記憶保護機構には、
階層的なリング保護機能とリミツト保護機能の２
通りがあるが、本発明は、第３図に例示されるよ
うに、各ジヨブ（Ａ、Ｂ、Ｃ）単位に割付けられ
ているセグメント以外のセグメントにアクセス要
求が生じた場合に、そのアクセス要求を許可しな
いようにするリミツト保護機能に関する。但し、
OS等が格納されているセグメントに対するOSに
よるアクセス要求については、リミツト外であつ
ても許可される。

特に本発明では、拡張単一仮想記憶方式の記憶
保護機構を用いて多重仮想記憶方式による記憶保
護をも実現可能な方式を提供する。

本発明の構成は、それにより仮想記憶方式の計
算機であつて、単一仮想アドレスの拡張部を格納
する第１のレジスタと、拡張単一仮想空間におけ
る記憶保護領域の上限および下限をそれぞれ示す
第２および第３のレジスタとを有し、該第２およ
び第３のレジスタの内容は、プロセツサからの仮
想記憶空間へのアクセス要求に応じて生成される
仮想アドレスと比較され、該仮想アドレスが第２
および第３のレジスタにより示される範囲内であ
る場合に限りアクセス要求を許可する計算機にお
いて、拡張単一仮想記憶モードと多重仮想記憶モ
ードとの拡張モード切り換えフラグを有し、上記
フラグが拡張単一仮想記憶モードを示す場合は、
第１のレジスタを仮想アドレス拡張部と見なし
て、プロセツサより送出される仮想アドレスと共
に拡張単一仮想アドレスを生成し、該拡張単一仮
想アドレスと第２および第３のレジスタの内容と
を比較し、他方、上記フラグが多重仮想記憶モー
ドを示す場合は、第１のレジスタには多重仮想空
間の空間番号を格納し、該第１のレジスタを仮想
アドレス拡張部として、上記拡張単一仮想アドレ
スのごとき拡張仮想アドレスを生成し、かつ第１
のレジスタと該第１のレジスタに対応する第２お
よび第３のレジスタの部分との比較は無効とし、
プロセツサより送出される単一仮想アドレスの部
分のみを第２および第３のレジスタの対応する部
分と比較することにより、アクセス要求の可否を
決定することを特徴としている。

〔発明の実施例〕

以下に本発明の詳細を実施例にしたがつて説明
する。

第４図は、本発明の１実施例においてベースと
なる拡張単一仮想記憶方式の一般的なアドレス機
構の説明図で、１は仮想アドレスバス、２は仮想
アドレス拡張部レジスタ（以後EVAと表す）、３
はTLBを示す。

図のように、プロセツサが送出する基本仮想ア
ドレスを24ビツトとし、ページサイズを2KBと
すれば、基本仮想アドレスの下位11ビツトはペー
ジ内アドレスとなる。また、プロセツサが送出す
る基本仮想アドレスを拡張するために使用する仮
想アドレス拡張部を４ビツトとする。

ここでTLBの機構については既存の方式であ
るため、その具体的な構成は本発明では問われな
い。ただし、本実施例においては基本仮想アドレ
スの上位13ビツトと仮想アドレス拡張部の４ビツ
トとの計17ビツトを用いてTLBを参照し、実ペ
ージ番号とページ内アドレスより実アドレスを生
成する。

第５図は、空間の拡張イメージを示す。基本仮
想アドレスが24ビツトであるので、基本仮想アド
レス空間は１６MB、仮想アドレス拡張部が４ビ
ツトであるので、拡張単一仮想アドレス空間は２
５６MBである。第４図のアドレス機構におい
て、基本仮想アドレス空間として従来のモードで
動作する場合には、EVAの仮想アドレス拡張部
をall▼０▼にセツトしておけばよい。

記憶保護は、TLBを参照するのと同時に、仮
想アドレス空間のセグメント単位に行われる。

第６図は拡張単一仮想記憶方式における記憶保
護機構の構成例を示したもので、後述される本発
明実施例回路の基本となるものである。図中、４
は各ジヨブ単位に割付けられているセグメントの
上限を示すレジスタLIMIT HIGH、５は下限を
示すレジスタLIMIT LOWである。また６乃至
９は比較器、１０乃至１２はORゲートである。

主プロセツサより送出される基本仮想アドレス
の上位８ビツト、およびEVAの４ビツトの計12
ビツトがセグメントであるとすれば、仮想アドレ
ス空間の６４KBごとにセグメントが管理され
る。したがつて、基本仮想アドレス空間では256
個のセグメントが存在し、拡張仮想アドレス空間
では4096個のセグメントが存在する。そのため、
レジスタLIMIT HIGH／LOWは、それぞれ12
ビツトのレジスタとなる。

第３図の例では、ジヨブＡに対するLIMIT
HIGHの値はＸ▼071▼、LIMIT LOWの値はＸ
▼070▼となる。

プロセツサより記憶装置へのアクセス要求が生
じると、プロセツサより送出される仮想アドレス
のセグメント部とLIMIT HIGHおよびLIMIT
LOWとが比較され、 LIMIT HIGH≧（アクセス要求の対象となるセグメント）
≧LIMIT LOW…(1) が満たされる場合、プロセツサからの記憶装置へ
のアクセス要求が許可される。上記(1)式が満たさ
れない場合、ORゲート１２よりLIMIT OUTを
出力し、リミツト外であることを通知する。

以上のようにして、拡張単一仮想記憶モードに
よる記憶保護機構が実現できる。なお従来の単一
仮想記憶モードでは仮想アドレス拡張部にall▼
０▼をセツトすればよい。

次に同じ第４図の拡張単一仮想記憶方式のアド
レス機構を用いて、多重仮想記憶方式を適用する
場合の本発明による記憶保護機構について説明す
る。

第７図は、本発明の１実施例回路であり、第６
図の拡張単一仮想記憶方式の記憶保護機構に、多
重仮想記憶方式における記憶保護機能を持たせる
ために、若干のハードウエアを追加したものであ
る。第６図の機構に新たに加えられた要素は、１
３のVSモードフラグと１４のANDゲートであ
る。VSモードフラグ１３は、“１”で単一仮想記
憶モードを、▼０▼で多重仮想記憶モードを示す
ものとする。また拡張単一仮想記憶方式で基本仮
想アドレスの上位ビツトとして使用されていた
EVAは、多重仮想記憶方式では空間番号として
使用される。

第７図の回路では、拡張単一仮想記憶モードの
場合VSモードフラグ１３は論理“１”であるた
め、第６図の回路における記憶保護と全く同様の
動作を行う。しかし、多重仮想記憶モードでは、
VSモードフラグ１３は論理“０”となり、AND
ゲート１４を禁止状態にして、EVAとLIMIT
HIGH、LIMIT LOWの上位４ビツトとの比較
結果を無効にする。すなわち空間情報（番号）と
の比較を無効とすることにより、該空間情報を意
識することなく、リミツト保護を行うようにして
いる。これはOSから見た全仮想アドレス空間を、
１６MBの基本アドレス空間を16個とすること
で、従来のソフトウエア・OSをそのまま使用し、
OSの空間管理部の一部のみを変更して多重仮想
アドレス空間をサポートするためである。たとえ
ば、空間番号を切り換えるごとに、その仮想アド
レス空間上のジヨブにあつたリミツト情報を、
OSでセツトし直すようにする。

第８図のａ，ｂは、それぞれVSモードフラグ
が論理“１”と論理“０”の時の仮想アドレス空
間のイメージを示している。また図ｂ中のＡ，Ｂ
は共通部を示す。

次に主プロセツサと副プロセツサからなるマス
タースレーブ型のマルチプロセツサにおける本発
明の記憶保護機構について明記する。

第９図は、第４図に対応するアドレス機構の１
実施例を示す。図中、２１は主プロセツサ仮想ア
ドレスバス、２は仮想アドレス拡張部レジスタ、
２３は副プロセツサ仮想アドレスバス、２４およ
び２５はマルチプレクサ、３はTLBである。副
プロセツサは、主プロセツサのようにEVAを使
用せずに28ビツトの仮想アドレスを送出できるよ
うに設計されている。そのうち上位４ビツトを仮
想アドレス拡張部とし、残り24ビツトを基本仮想
アドレスとし、基本仮想アドレスの下位11ビツト
をページ内アドレスとする。

マルチプレクサ２４，２５はTLBを参照する
のが主プロセツサか副プロセツサかにしたがつ
て、上側あるいは下側にパスを設定する。また基
本アドレス空間の従来モードで動作する場合に
は、EVAとともに副プロセツサの仮想アドレス
拡張部をall“０”にセツトする。

第１０図は、第７図に対応する記憶保護機構の
１実施例回路を示す。図中、４はセグメントの上
限を示すレジスタLIMIT HIGH、５はセグメン
トの下限を示すレジスタLIMIT LOW、６乃至
９は比較器、１０乃至１２はORゲート、１３は
VSモードフラグ、１４および２６はANDゲート
を示す。

マルチプレクサ２４，２５は、主副の各プロセ
ツサからの記憶装置へのアクセス要求に対応して
仮想アドレスを選択する。主プロセツサから記憶
装置へのアクセス要求が生じると、主プロセツサ
より送出される仮想アドレスのセグメント部と
LIMIT HIGHおよびLIMIT LOWとが比較さ
れ、前記(1)式が満たされる場合、主プロセツサか
らの記憶装置へのアクセス要求が許可される。同
様にして、副プロセツサから送出される仮想アド
レスも、前記(1)式を満たす場合に記憶装置へのア
クセス要求が許可される。

VSモードフラグ１３は、ANDゲート２６を介
してマルチプレクサ２５を制御し、VSモードフ
ラグが“１”、すなわち拡張単一仮想記憶方式の
場合には、主プロセツサのEVAと副プロセツサ
の仮想アドレス拡張部とは択一的に選択される。
しかしVSモードフラグが“０”の多重仮想記憶
方式の場合にはANDゲート２６が禁止状態とな
るため、副プロセツサのアクセスの際にもEVA
が選択される。これは、拡張単一仮想記憶方式で
はEVAが拡張仮想アドレスの上位ビツトとして
使用されていたが、多重仮想記憶方式の場合には
空間番号として使用されるためである。

この機能により、副プロセツサの仮想アドレス
拡張部は、いつも自動的にEVAで置き換えられ
るため、副プロセツサは空間を意識せずに基本仮
想アドレス空間として動作していればよく、空間
の切り換えは、主プロセツサによつて行われる。

〔発明の効果〕

以上のように、本発明によれば、拡張単一仮想
記憶方式のリミツト保護機能をそなえた計算機に
おいて簡単な機構を付加することにより多重仮想
記憶方式のリミツト保護も実現することができ、
システム性能を大幅に改善することができる。

【図面の簡単な説明】

第１図は拡張単一仮想アドレス空間の説明図、
第２図は多重仮想アドレス空間の説明図、第３図
はリミツト保護方式の説明図、第４図は拡張単一
仮想記憶方式の一般的なアドレス機構の１例の回
路図、第５図は空間拡張の１例を示す説明図、第
６図は第４図に示すアドレス機構とともに用いる
ことができる記憶保護機構の回路図、第７図は本
発明の１実施例の記憶保護機構の回路図、第８図
はVSモードフラグの値と拡張仮想記憶空間との
対応を示す説明図、第９図は主副プロセツサをも
つ仮想記憶方式の計算機のアドレス機構の１例を
示す回路図、第１０図は第９図のアドレス機構と
ともに使用される本発明の記憶保護機構の１実施
例回路図である。 図中、１は仮想アドレスバス、２は仮想アドレ
ス拡張部レジスタEVA、３はTLB、４はレジス
タLIMIT HIGH、５はレジスタLIMIT LOW、
６乃至９は比較器、１０乃至１２はORゲート、
１３はVSモードフラグ、１４はANDゲートを示
す。

Claims (1)

1. 【特許請求の範囲】 １ 仮想記憶方式の計算機であつて、単一仮想ア
   ドレスの拡張部を格納する第１のレジスタと、拡
   張単一仮想空間における記憶保護領域の上限およ
   び下限をそれぞれ示す第２および第３のレジスタ
   とを有し、該第２および第３のレジスタの内容
   は、プロセツサからの仮想記憶空間へのアクセス
   要求に応じて生成される仮想アドレスと比較さ
   れ、該仮想アドレスが第２および第３のレジスタ
   により示される範囲内である場合に限りアクセス
   要求を許可する計算機において、拡張単一仮想記
   憶モードと多重仮想記憶モードとの拡張モード切
   り換えフラグを有し、上記フラグが拡張単一仮想
   記憶モードを示す場合は、第１のレジスタを仮想
   アドレス拡張部と見なして、プロセツサより送出
   される仮想アドレスと共に拡張単一仮想アドレス
   を生成し、該拡張単一仮想アドレスと第２および
   第３のレジスタの内容とを比較し、他方、上記フ
   ラグが多重仮想記憶モードを示す場合は、第１の
   レジスタには多重仮想空間の空間番号を格納し、
   該第１のレジスタを仮想アドレス拡張部として、
   上記拡張単一仮想アドレスのごとき拡張仮想アド
   レスを生成し、かつ第１のレジスタと該第１のレ
   ジスタに対応する第２および第３のレジスタの部
   分との比較は無効とし、ブロセツサより送出され
   る単一仮想アドレスの部分のみを第２および第３
   のレジスタの対応する部分と比較することによ
   り、アクセス要求の可否を決定することを特徴と
   する拡張仮想記憶空間の記憶保護方式。 ２ 主プロセツサと副プロセツサからなるマスタ
   ースレーブ型の仮想記憶方式の計算機であつて、
   主プロセツサに単一仮想アドレスの拡張部を格納
   する第１のレジスタと、拡張単一仮想空間におけ
   る記憶保護領域の上限および下限をそれぞれ示す
   第２および第３のレジスタと有し、該第２および
   第３のレジスタは、仮想記憶空間の記憶保護のた
   めに、各プロセツサからの仮想記憶空間へのアク
   セス要求に応じて生成される仮想アドレスと比較
   され、該仮想アドレスが第２および第３のレジス
   タにより示される範囲内である場合に限りアクセ
   ス要求を許可する計算機において、拡張単一仮想
   記憶モードと多重仮想記憶モードとの拡張モード
   切り換えフラグを有し、上記フラグが拡張単一仮
   想記憶モードを示す場合は、第１のレジスタを主
   プロセツサの仮想アドレス拡張部と見なして、主
   プロセツサにより送出される仮想アドレスと共に
   拡張単一仮想アドレスを生成し、副プロセツサよ
   り送出される仮想アドレスは、そのまま拡張単一
   仮想アドレスと見なし、該拡張単一仮想アドレス
   と第２および第３のレジスタの内容とを比較し、
   他方、上記フラグが多重仮想記憶モードを示す場
   合は、第１のレジスタには多重仮想空間の空間番
   号を格納し、各プロセツサとも該第１のレジスタ
   を仮想アドレス拡張部として、上記拡張単一仮想
   アドレスのごとき拡張仮想アドレスを生成し、か
   つ、第１のレジスタと該第１のレジスタに相当す
   る第２および第３のレジスタの部分との比較は無
   効とし、各プロセツサより送出される単一仮想ア
   ドレスの部分のみを、第２および第３のレジスタ
   の対応する部分と比較することにより、アクセス
   要求の可否を決定することを特徴とする拡張仮想
   記憶空間の記憶保護方式。