JPS6341102B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は仮想アドレス制御方式に係り、特に仮
想アドレスを拡張する場合において単一仮想アド
レス空間（SVS）として拡張する場合でも多重
仮想アドレス空間（MVS）として拡張する場合
でも適用することができるTLB（Translation
Lookaside Buffer）機構を有する仮想アドレス
制御方式に関する。

〔技術の背景、従来技術の問題点〕

最近のデータ処理装置では、プログラムの規膜
の増大、複雑化、あるいはデータ量の増大に伴い
仮想記憶方式が広く使用されている。この仮想記
憶方式では、プログラムにより指定された論理ア
ドレスのデータをアクセスするとき、必要とする
データが主記憶装置上に格納されている場合にそ
の格納先を高速に求めるためTLBを使用して論
理アドレスにより直ちに主記憶装置上の実アドレ
スを求めている。

ところで近年ユーザ業務等の拡大にともない仮
想記憶容量を大きくすることが必要になつてき
た。

このため仮想アドレス空間（VS）を拡張する
ことが必要になる。

仮想アドレス空間の拡張方法としては、第１図
ａに示す如く、単一仮想アドレス空間（SVS）
として拡張するものと、第１図ｂに示す如く、多
重仮想アドレス空間（MVS）として拡張するも
のがある。SVS方式は、第１図ａに示す如く、
例えば16MBの大きさの基本アドレス空間
（BVS）をその倍数分だけ縦方向状態に拡張した
もので、BVSの共通領域Ａ，Ｂをその上下に有
する形をとる、MVS方式は第１図ｂに示す如く、
BVSをその共通領域Ａ，Ｂだけを除いた分だけ
横に拡張するもので、各拡張領域に空間番号を付
加し、BVSの共通領域Ａ，Ｂと識別番号ID＝１
領域で空間番号１の仮想アドレス空間とし、同じ
く共通領域Ａ，ＢとID＝２の領域で空間番号２
の仮想アドレス空間とする。

このように空間番号０〜ｍの複数の仮想アドレ
ス空間を構成することができる。この場合、どの
空間が使用されているかということはOSの核の
部分で管理することになる。なお上記共通領域
Ａ，ＢにはOSのプログラムや資源等が存在する。

ところで従来のダイレクト・マツピング方式の
TLB機構は、第２図に示す如く、実ページ・ア
ドレスが記入されている実ページ・アドレス部１
−０とインバリツド・ビツトが記入されるインバ
リツド・ビツト部１−１よりなるテーブル１と、
ロジカルデータが記入されるロジカル部２と、比
較器３と、オア・ゲート４と、アドレス・レジス
タ５等により構成されている。

ところで16MBのBVSが2KBページに区分さ
れてきる場合にはTLBの容量として8096エント
リー必要であるが、実際のテーブル１の容量は
2048エントリー分しかなくテーブル１の１エント
リーを４つの論理アドレスで共有することになる
が、この４つの論理アドレスのいずれが使用して
いるかを示すため、基本ロジカル・データがセツ
トされる２ビツト容量のロジカル部２が設けられ
ている。

いま基本仮想アドレスがアドレス・レジスタ５
にセツトされると、その上位13ビツトのうち最上
位の２ビツトが比較器３においてロジカル部２と
比較され、残りの11ビツトでデーブル１がアクセ
スされる。

このときインバリツド・ビツトｉ＝「０」であ
り、また最上位の２ビツトがロジカル部２に記入
されている２ビツトと一致すれば比較部３から
「０」が出力されるので、オア・ゲート４はTLB
フオルトを出力せず、実ページ・アドレス部１−
０から必要とする実ページ・アドレスが得られ
る。しかしインバリツド・ビツトｉ＝「１」なら
ばそのエントリーは無効化されているので出力さ
れた実ページ・アドレスが無効であることを示す
TLBフオルトがオア・ゲート４より出力される。

また最上位の２ビツトがロジカル部２に記入さ
れている２ビツトと不一致ならば比較器３から
「１」が出力されてオア・ゲート４からTLBフオ
ルトが出力される。このようにしてTLBフオル
トの出力により実ページ・アドレスへの変換が失
敗したことがわかり、テーブルを書替えることに
なる。

ところで、この第２図に示す如きTLB機構を
使用してMVSに適用するとき、空間が変わるた
びに、例えば第１図ｂのID＝０の空間で動作し
たのにID＝１の仮想アドレス空間で動作する場
合、TLBパージを行つて全エントリーを無効化
したのち新しい仮想アドレス空間に適用できるよ
うにこれを書替えなければならない。そのため、
この書替えの負担が大きくなる。すなわちMVS
機能のない単一仮想アドレス空間を拡張して
MVS機能を持たせようとすると、ソフトウエア
のOS等に大幅な性能低下をもたらすことになる。

また、第２図のTLB機構を第１図ａに示す如
き単一仮想アドレス空間として拡張しようとして
も、この場合のハードでは拡張されたロジカル部
の比較がなされないためこのままでは拡張は不可
能である。

〔発明の目的〕

本発明の目的は、上記の如き問題点を改善する
ため、単一仮想アドレス空間の拡張機能を用いて
ソフトウエアのOS等の性能低下なしに多重仮想
アドレス空間としても拡張可能なTLB機能を備
えた仮想アドレス制御方式を提供することであ
る。

〔発明の構成〕

この目的を達成するため本発明の仮想アドレス
制御方式では、論理アドレスに対応する実ペー
ジ・アドレスが記入される、実ページ・アドレス
部と、エントリーが有効か否かを示すインバリツ
ド・ビツトが記入されるインバリツド・ビツト部
を有するテーブルと、該テーブルをアクセスする
論理アドレスのロジカル・データがセツトされる
アドレス保持手段を有するTLB機構を用いた仮
想アドレス制御方式において、上記TLB機構に
拡張仮想アドレスを記入する仮張アドレス保持手
段と、上記TLBが保持しているエントリーの拡
張仮想アドレスのロジカル・データが記入される
拡張ロジカル部と、上記拡張アドレス保持手段に
保持された拡張仮想アドレスと上記拡張ロジカル
部に記入された拡張仮想アドレスを比較する比較
手段を設けたことを特徴とする。

〔発明の実施例〕

本発明の一実施例を第３図にもとづき、必要に
応じて他図を参照して説明する。

図中、１０は拡張アドレス保持部、１１は、実
ページ・アドレス部１１−０およびバリツド・ビ
ツト部１１−１よりなるテーブルで第２図のテー
ブル１に対応するもの、１２は基本ロジカル部１
２−０と拡張ロジカル部１２−１よりなるロジカ
ル部、１３は比較器、１４はオア・ゲート、１５
はアドレス・レジスタである。

(1) SVSとして使用する場合、 第３図のTLB機構を第１図ａに示すSVSに使
用する場合には、拡張アドレス保持部１０に拡張
領域ｍ＝０，１，２…のうち、使用中のものが記
入される。例えば拡張領域ｍ＝１が使用されると
き拡張アドレス保持部１０には数値１が記入さ
れ、また拡張領域ｍ＝０が使用される場合には拡
張アドレス保持部１０には数値零が記入される。

テーブル１１の実ページ・アドレス部１１−０
には使用中の拡張領域に対する更ページ・アドレ
スが記入され、インバリツド・ビツト部１１−１
にはエントリーの有効か無効かを示すインバリツ
ド・ビツトｉが記入され、このｉ＝「１」のとき
エントリーが無効であることを示す。

ロジカル部１２の基本ロジカル部１２−０は、
第２図のロジカル部２と同様に１エントリーを共
有する４つのいずれが使用しているのかを示す基
本ロジカル・データがセツトされ、拡張ロジカル
部１２−１はこのTLBは使用中の拡張領域ｍが
記入される。したがつて拡張領域ｍ＝１が使用さ
れるとき、拡張ロジカル部１２−１には数値１が
記入される。

比較器１３は、ロジカル部１２から伝達される
拡張領域ｍと基本ロジカル・データとを、拡張ア
ドレス保持部１０から伝達される拡張領域ｍとア
ドレス・レジスタ１５の最上位２ビツトとを比較
するものであり、これらが一致したとき「０」を
出力し不一致のとき「１」を出力する。

オア・ゲート１４は、第２図のオア・ゲート４
に対応するものであり、TLBフオルトを出力す
るものである。

アドレス・レジスタ１５は論理アドレスのうち
拡張領域を指示するビツトを除いたものがセツト
されるレジスタである。

いま第１図ａに示すSVSにおいて拡張領域ｍ
＝１においてデータ処理が行われているとき、拡
張アドレス保持部１０にはｍ＝１が記入され、ま
た拡張ロジカル部１２−１にもこれまたｍ＝１が
記入される。

そして、拡張領域ｍ＝１においてデータ処理を
行うとき、アドレス・レジスタ１５には拡張領域
う示すビツトを除いた論理アドレスがセツトされ
る。そしてその上位ビツトが拡張アドレス保持部
１０に記入されたｍ＝１を示す数値１とともに、
比較器１３によりロジカル部１２の拡張ロジカル
部１２−１に記入されたｍ＝１と基本ロジカル部
１２−０の基本ロジカル・データとともに比較さ
れる。このとき拡張領域ｍ＝１を示す数値１が拡
張アドレス保持部１０及び拡張ロジカル部１２−
１にそれぞれｍ＝１として記入されているので、
この場合には、上記第２図と全く同様に基本ロジ
カル部１２−０のデータとアドレス・レジスタ１
５の上位２ビツトのデータが不一致のとき比較器
１３は不一致を示す「１」を出力し、これよりオ
ア・ゲート１４がTLBフオルトを出力すること
になる。勿論基本ロジカル部１２−０のデータと
アドレス・レジスタ１５の上位２ビツトのデータ
が一致すれば比較器１３は一致信号「０」を出力
し、このとき残りの11ビツトによりアクセスされ
た実ページ・アドレスが出力される、これにより
データ処理が進行することになる。勿論この実ペ
ージ・アドレスのエントリーのインバリツド・ビ
ツトｉがインバリツドを示す「１」のときにはオ
ア・ゲート１４からTLBフオルトが出力される。

勿論テーブル１１に記入されたデータが拡張領
域ｍ＝１のものであるとき、拡張領域ｍ＝２にデ
ータ処理が移行すれば、拡張アドレス保持部１０
に今度はｍ＝２がセツトされるので、比較器１３
は不一致信号「１」を出力しオア・ゲート１４は
TLBフオルトを出力するのでTLBフオルトによ
る処理が行われることになる。

(2) MVSとして使用する場合、 第３図のTLB機構を第１図ｂに示すMVSに使
用する場合、拡張アドレス保持部１０および拡張
ロジカル部１２−１には使用すべき空間番号を記
入すればよい。例えば空間番号２の仮想アドレス
空間を使用してデータ処理を行う場合、拡張アド
レス保持部１０および拡張ロジカル部１２−１に
はそれぞれｍ＝２を記入すればよく、これにより
上記(1)で説明したSVSの場合と全く同様にして
使用することができる。このようにしてTLB参
照時には空間までも意識したTLBフオルトを制
御できる。これによればTLBで空間を意識して
いるため、空間の切り換り時にTLBを全くクリ
ヤする必要がなく、オーバ・ヘツドが生じない。
このように、本発明によれば仮想アドレス空間の
拡張時に、単一仮想アドレス空間として拡張可能
なだけでなく、この拡張機能を利用して多重仮想
アドレス空間としても拡張可能となる。しかも
TLBの全パージ等を行わないのでOSの性能低下
もなく、効率のよい仮想アドレス空間の拡張が可
能となる。

次に本発明の第２実施例を第４図〜第６図によ
り説明する。

第４図は本発明の第２実施例構成図、第５図は
その空間状態説明図、第６図は単一仮想アドレス
拡張空間である。

第５図ａに示す如く、MVSにより仮想アドレ
ス空間を拡張する場合、その基本仮想アドレス空
間Ｆに設けられる共通領域Ａ，Ｂは拡張仮想アド
レス空間でも共通領域として使用される。しかし
この場合、空間番号IDが異なるということのみ
でTLBフオルトが発生することは望ましいこと
ではない。それ故、共通領域に対しては空間番号
IDが異なるということのみではTLBフオルトが
発生しないように制御して、第５図ａの点線位置
に実際にある状態で制御できるようにしたのが第
４図の実施例であり、これをSVS形式で示すな
らば第５図ｂの如く表示することができる。

第４図において、第３図と同一部分には同一符
号を付与しており、３０はモード切換指示部であ
つてSVSで拡張されるのかMVSで拡張されるの
かを指示するもの、３１はテーブルであつて実ペ
ージ・アドレス部３１−０、インバリツド・ビツ
ト部３１−１の外にコモンビツト部３１−２が設
けられている。３２は比較器で、アドレス・レジ
スタ１５にセツトされたアドレスのうち上位２ビ
ツトを基本ロジカル部１２−０の２ビツトと比
し、不一致のときに不一致信号「１」を出力する
もの、３３は比較器で拡張アドレス保持部１０に
記入された数値と拡張ロジカル部１２−１に記入
された数値とを比較して不一致のときに不一致信
号「１」を出力するもの、３４はナンド・ゲー
ト、３５はアンド・ゲート、３６はオア・ゲート
である。

いまMVSにより空間を拡張するとき、モード
切換指示部３０に「１」を記入する。そしてテー
ブル３１において実ページ・アドレスが共通領域
ＡまたはＢのエントリーの場合には当該エントリ
ーのコモンビツト部３１−２に「１」を記入す
る。

拡張アドレス保持部１０、基本ロジカル部１２
−０、拡張ロジカル部１２−１に記入されるデー
タは、前記第３図の場合と同一である。

ところでアドレス・レジスタ１５にセツトされ
たアクセス先が共通領域の場合には、コモンビツ
ト部３１−２より「１」が出力され、モード切換
指示部３０には「１」がセツトされているため、
ナンド・ゲート３４は「０」を出力し、アンド・
ゲート３５をオフにする。したがつてこのとき拡
張ロジカル部１２−１の数値と拡張アドレス保持
部１０の数値が不一致であり、比較器３３が不一
致信号「１」を出力してもアンド・ゲート３５が
オフのため共通領域のエントリーについては空間
番号不一致によるTLBフオルトは出力されない。

勿論基本ロジカル部１２−０とアドレス・レジ
スタ１５にセツトされる上位２ビツトが不一致の
とき、つまり同一空間内の基本ロジカル部が不一
致のときは比較器３２は不一致信号「１」を出力
してオア・ゲート３６はTLBフオルトを出力し
またアクセス先が共通領域でない場合にはコモン
ビツト部３１−２より「０」が出力されてナン
ド・ゲート３４は「１」を出力するため、アン
ド・ゲート３５がオン状態になるので、このとき
空間番号不一致であれば比較器３３から出力され
た不一致信号「１」はアンド・ゲート３５を経由
してオア・ゲート３６よりTLBフオルトとして
出力されることになり、第３図の場合と全く同様
に動作する。

したがつて共通領域Ａ，Ｂへのアクセスに対し
ては空間番号不一致を意識する必要がないので、
第５図ａの点線部分に共通領域がセツトされた状
態と同じように動作することがてきる。つまり基
本仮想アドレス空間Ｆを単位として各空間番号に
共通な領域に対してTLBテーブル上にコモンビ
ツトを設けることができる。

またOSのアーキテクチヤ上、拡張仮想アドレ
スは仮想アドレスの上位のビツトを増加させたも
のではなく、各空間選択情報としてもつことがで
きる。この場合の仮想アドレス空間は第５図ｂの
ようになる。勿論、各空間に共通な領域を１つに
まとめると、第５図ａの実線に示す如く考えられ
る。

勿論、第４図の実施例をSVSとして拡張する
ときに使用する場合には、モード切換指示部３０
に「０」を記入すればよい。これによりナンド・
ゲート３４は常時「１」を出力してアンド・ゲー
ト３５をオン状態に制御するので、第３図に示す
実施例と同様の動作を遂行することになり、例え
ば第６図の状態で拡張することになる。

この実施例によれば、コモンビツトを設けたの
で、TLB上の拡張ロジカル部と空間選択情報つ
まり拡張仮想アドレスが不一致であつても、共通
TLBエントリーとしてTLBフオルトの抑止を行
うことができるので、さらにデータ処理能率を上
げることができる。

〔発明の効果〕

本発明では単一仮想アドレス空間の拡張のため
に必要なTLB上の拡張ロジカル部を、あたかも
空間識別コードのように使用できる。すなわち空
間が切り換つた場合でも、以前の空間で使用した
TLBをパージする必要はない。

本発明においては単一仮想アドレス空間制御お
よび多重仮想アドレス空間制御をOSからダイナ
ミツクに切換えることが可能でありまた多重仮想
アドレス空間制御モードでもOSの性能低下なし
に制御可能である。

【図面の簡単な説明】

第１図は仮想アドレス空間の拡張方法説明図、
第２図は従来のTLB機構、第３図は本発明の一
実施例構成図、第４図は本発明の他の実施例構成
図、第５図はその空間状態説明図、第６図は単一
仮想アドレス拡張空間である。 図中、１はテーブル、２はロジカル部、３は比
較器、４はオア・ゲート、５はアドレス・レジス
タ、１０は拡張アドレス保持部、１１はテーブ
ル、１２はロジカル部、１３は比較器、１４はオ
ア・ゲート、１５はアドレス・レジスタ、３０は
モード切換指示部、３１はテーブル、３２，３３
は比較器、３４はナンド・ゲート、３５はアン
ド・ゲート、３６はオア・ゲートを示す。

Claims (1)

【特許請求の範囲】
1. １ 論理アドレスに対応する実ページ・アドレス
   が記入される実ページ・アドレス部と、エントリ
   ーが有効か否かを示すインバリツト・ビツトが記
   入されるインバリツト・ビツト部を有するテーブ
   ルと、該テーブルをアクセスする論理アドレスの
   ロジカル・データがセツトされるアドレス保持手
   段を有するTLB機構を用いた仮想アドレス制御
   方式において、上記TLB機構に拡張仮想アドレ
   スを記入する拡張アドレス保持手段と、上記
   TLBが保持しているエントリーの拡張仮想アド
   レスが記入される拡張ロジカル部と、上記拡張ア
   ドレス保持手段に保持された拡張仮想アドレスと
   上記拡張ロジカル部に記入された拡張仮想アドレ
   スを比較する比較手段を設けたことを特徴とする
   仮想アドレス制御方式。