JPH0283676A - データ処理用半導体集積回路 - Google Patents
データ処理用半導体集積回路Info
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- JPH0283676A JPH0283676A JP63235919A JP23591988A JPH0283676A JP H0283676 A JPH0283676 A JP H0283676A JP 63235919 A JP63235919 A JP 63235919A JP 23591988 A JP23591988 A JP 23591988A JP H0283676 A JPH0283676 A JP H0283676A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明はデータ処理用半導体集積回路に係り、例えばシ
ングルチップマイクロコンピュータの動作仕様や機能変
更への対応化に適用して有効な技術に関するものである
。 〔従来技術〕 ＣＰＵ （セン１−ラル・プロセッシング・ユニット）
を中心に所要の周辺回路を１つの半導体基板に形成して
成るシングルチップマイクロコンピュータにおいて、そ
のソフトウェアプログラムの変更やバグの修正に当たっ
ては当該プログラムを保有するメモリに修正を加えなけ
ればならない。このようなソフトウェアプログラムの修
正・変更対象とされるメモリを内蔵するシングルチップ
マイクロコンピュータにあっては、当該メモリをＥＰＲ
ＯＭ化し、これを外部からの信号制御に基づいて書き込
み制御可能とする構成が時開昭和６０−１９８６６７号
公報に開示されている。 〔発明が解決しようとする課題〕 ところで、今日マイクロコンピュータ応用システムの多
機能化さらには小型化が進むなかで各種周辺機能をオン
・チップ化したシングルチップマイクロコンピュータの
ようなデータ処理Ｌ Ｓ Ｉのそれらシステムへの応用
はますます拡大される傾向にあり、これにしたがってシ
ングルチップマイクロコンピュータは、インタフェース
回路、タイマ・カウンタ、入出力制御回路、制御プログ
ラムを格納するＲＯＭ、さらにはサブプロセッサなど、
外部メモリや外部ロジックとしても構成可能な各種周辺
機能を内蔵するに至っている。しかしながら、斯るシン
グルチップマイクロコンピュータに内蔵される周辺機能
特にハードウェア的な論理機能部分は従来固定的であっ
たため、ＥＰＲＯＭ化されたプログラムプログラムメモ
リによりソフトウェアプログラムを変更することはでき
ても、ハードウェア的な論理機能を変更するにはシング
ルチップマイクロコンピュータ全体の設計変更や製造の
ためのマスクパターンの変更などを行わなければならな
くなり、シングルチップマイクロコンピュータのユーザ
はハードウェア的な論理機能部分において必要とされる
動作仕様や機能を自らが設定もしくは変更することがで
きず、さらにはマイクロコンピュータ応用システム開発
途上におけるシステムの動作仕様や機能変更に対して柔
軟に対応することができないという問題点のあることが
本発明者によって明らかにされた。そこで本発明者は電
気的に書き込み可能な不揮発性記憶素子に対する書き込
み状態に応して所要の論理機能を実現し得る論理機能ブ
ロックをシングルチップマイクロコンピュータのような
データ処理用半導体集積回路に含めることを先に提案し
たが、更にその論理機能ブロックに対する論理機能の設
定即ちそれに含まれる不揮発性記憶素子への書き込み処
理という点でもユーザの使い勝手を良好にすることがで
きる仕様を採用することの必要性を見出した。 本発明の目的は、動作仕様や機能の変更に対して簡単に
対処することができるデータ処理用半導体集積回路を提
供することにあり、さらに詳しくは、不揮発性記憶素子
を含む論理機能ブロックや。 この論理機能ブロック及び不揮発性メモリブロックを内
蔵するデータ処理用半導体集積回路につきそれら不揮発
性記憶素子への書き込み処理という点に関し使い勝手を
向上させることができるデータ処理用半導体集積回路を
提供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。 すなわち、電気的に書き込み可能な不揮発性記憶素子に
対する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロック、又はソフトウェアプログラムを電
気的に書き込み可能な不揮発性記憶素子を含んで構成さ
れた不揮発性メモリブロック、並びにそのソフトウェア
プログラムなどによって動作が制御されるＣＰＵのよう
な論理動作制御ブロックを１つの半導体基板に形成して
成るデータ処理用半導体集積回路に、汎用ＥＰＲＯＭラ
イタのような書き込み装置にて外部から］−記論理機能
ブロックや不揮発性メモリブロックの不揮発性記憶素子
を書き込み可能とする動作仕様を持たせるものである。 断る動作仕様として、例えばモード信号によりデータ処
理用半導体集積回路を機能上Ｅ Ｐ ＲＯＭのような不
揮発性甲７体メモリ同様に見える仕様、即ち、汎用ＥＰ
ＲＯＭライタのような書き込み装置にとってこれとイン
タフェース可能な外部端子が見えるような仕様とするこ
とができる。斯る動作仕様の採用により、データ処理用
半導体集積回路と汎用書き込み装置の外部端子の数や配
置構成の相違を専ら変更するような筒車な構成のソケッ
トアダプタのようなアダプタを用いて両者をインタフェ
ースすることができる。 このとき、論理機能ブロック及び不揮発性メモリブロッ
クを内部アドレスバス及び内部データバスに共通接続し
、あるいは書き込み装置とインタフェースされるへきデ
ータやアドレスなどのアクセス端子を論理機能ブロック
と不揮発性メモリブロック相互間で共通化し、且つ両者
を同一アドレス空間に配置しておくことにより、書き込
み装置にて外部から論理機能ブロックや不揮発性メモリ
ブロックを書き込みするとき、７１−レス空間切換のた
めの特別な処理や回路が必要とされず、アドレス信号を
変えてやるだけで論理機能ブロック及び不揮発性メモリ
ブロックの双方に対し共通の１き込み装置で情報の書き
込みが可能になる。 〔作 用〕 」１記した手段によれば、汎用ＥＰＲＯＭライタのよう
な書き込み装置にて外部から」−記論理機能ブロックや
不揮発性メモリブロックの不揮発性記憶素子を書き込み
可能とする動作仕様は、データ処理用半導体集積回路の
動作仕様や機能の設定並びに変更に際し、特別な専用書
き込み装置の利用を一切不要とし、ＥＰＲＯＭのような
単体の不揮発性メモリのためのＥＰＲＯＭライタなどの
汎用１Ｆき込み装置を利用可能に働き、これによって、
データ処理用半導体集積回路の量産時、さらにはこれを
応用したシステムのデバッグもしくは開発時などにおい
て、当該データ処理用半導体集積回路に含まれる不揮発
性記憶素子への書き込み処理の点で当該データ処理用半
導体集積回路に対する使い勝手を向上させるものである
。 〔実 施 例〕 第４図には本発明に係るデータ処理用半導体集積回路の
一実施例であるシングルチップマイクロコンピュータ１
が示される。同図に示されるシングルチップマイクロコ
ンピュータ１はシリコンのような１個の半導体基板に、
論理動作制御ブロックとしてのＣＰＵ（セントラル・プ
ロセッシング・ユニット）２、ＲＡＭ（ランダム・アク
セス・メモリ）３、及びＲＯＭ （リ−１へ・オンリ・
メモリ）４から成るプロセッサ５と、可変論理ｔ１９！
造の論理機能ブロックの一例としての））ＬＡ（プログ
ラマブル・ロジック・アレイ）６、及び入出カポ−１〜
（！ＩｉにＩｌｏとも記す）７で溝底され、夫々のブロ
ックは共通バス８にて接続される。また、上記Ｐ Ｌ
Ａ ６は信号線９．１０によりｌ１０７及びＣＰ Ｕ
２に直接結合される。 −［１記ＲＯＭ ４１まシングルチップマイクロコンヒ
。 ユータ１のラフ１ヘウエアとしての！動作プログラムを
格納するためのものであり、］二二記） １．、 Ａ
６はシングルチップマイクロコンピュータ］−のハード
ウェアの一部をプログラマブルに実現するための論理機
能ブロックとされ、このＰ Ｌ Ａ、 ６は↑電気的に
書き込み可能な不揮発性記憶素子を含んでいる。 第５図には上記ＰＬＡ６の構成を中心とした第４図のシ
ングルチップマイクロコンピュータの詳細な一例が示さ
れる。 上記ＰＬＡ６はＡＮＤ （論理積）面２０、○Ｒ（論理
和）面２１、出力ラッチ２２、入力ラツチ２３．及びセ
レクタ２４の各回路と、夫々の回路間を結線するための
配線により構成される。プロセッサ５とＰＬＡ６との接
続は、プロセッサ５で生成される信号をＰＬＡ６の入力
ラッチ２３に入力するための制御信号線８ａ、アドレス
バス８ｂ、データバス８Ｃで行われる。シングルチップ
マイクロコンピュータ１の外部とのインタフェースはデ
ータバス８ｃと接続されている出力ポードアａ、入出カ
ポ−ドアｂ、入カポ−１−７０により行われる。ＰＬＡ
６の入力ラッチ２３への入力は、上記制御信号線８ａ、
アドレスバス８ｂ、データバス８ｃ、入カポ−１〜７Ｃ
の出カフ０ｃ、出力セレクタ２４の出力９Ｃとされ、こ
の入力ラッチ２３の出力はＡＮＤ而２面へ供給される。 ＡＮＤ面２０の出力はＯＲ面２１の入力とされ、ＯＲ而
面１の出力は出力ラッチ２２に与えられる。出力ラッチ
２２の出力２２ａはセレクタ２４に与えられると共に、
その一部の信号２２ｂはＡＮＤ面２０の入力とされる。 セレクタ２４の出力のうち９ａ、９ｂは夫々出力ポード
アａ、入出カポ−ドアｂの入力とされ、出力９ｃはデー
タバス８ｃに結合されている。 第６図には上記ＡＮＤ面２０の一例が示される。 このＡＮＤ面２０は、特に制限されないが、紫外線消去
型の電気的に書き込み可能なチャンネル注入構造のよう
なＥＰＲＯＭ （エレクトリカリ・プログラマブル・リ
ード・オンリ・メモリ）構成用の不揮発性記憶素子を含
んで構成される。このＡＮＤ面２ｏは、４人力（Ｉｏ〜
Ｉ、）に対して４つの独立した論理積出力（Ａｏ−Ａ３
）を得る構成とされる。このＡＮＤ面２０には８行４列
で」１記不揮発性記憶素子Ｍ （０，Ｏ）〜Ｍ （７，
３）をマトリクス配置して成るメモリセルアレイ４０を
含む。ここで電気的に書き込み可能なＥＰＲＯＭ構成用
の不揮発性記憶素子それ自体の構成は既に公知であるか
らその詳細な説明については省略するが、当該不揮発性
記憶素子のしきい値電圧が１［Ｖ］程度の比較的低いレ
ベルにある状態を消去状態、そして、５ ［Ｖ］程度の
比較的高いレベルにある状態を書き込み状態と定義する
。 不揮発性記憶素子への書き込みは行単位で４ピツＩ〜づ
つ行われる。即ち、書き込みデータを書き込み端子ＤＱ
−Ｄ３に与え、選択線Ｓ。−８１のうち１つをハイレベ
ルのような選択レベルにすると共に、書き込み信号ＷＥ
をハイレベルにし、書き込み端子Ｖｐに書き込み電圧（
例えば１２．５ ［Ｖ］）を与える。このとき人力■。 〜■、の状態により正論理を書き込むか負論理を書き込
むかが決まる。 例えば人力Ｉ。を例にすると、入力１゜がハイレベルと
されるときにはワード線Ｗ。ｐが選択され、また、人力
■。がローレベルとされるときにはワード線Ｗ。ｎが選
択される。選択されたワード線にグーｌ−電極が結合さ
れた不揮発性記憶素子のゲーｌ−′ｌＩｉ極には抵抗Ｒ
ｊ（ｊ＝ａ〜７）を介して喜き込み電圧がｔｊえられる
。書き込み端子Ｄ０〜Ｄ３に書き込みデータを受ける電
圧変換回路Ｗ０〜Ｗ３は書き込みデータレベルがハイレ
ベルである場合に書き込みに必要なドレイン電圧を発生
して、夫々データ線ｄ。−ｄ、に与える。これにより、
消去状態を初期状態とする不揮発性記憶素子は、ワード
線が選択されてハイレベルの書き込みデータが与えられ
た場合に書き込み状態とされ、それ以外のものは消去状
態を維持する。 このような書き込み動作によりメモリセルアレイ４ｏに
含まれる不揮発性記憶素子Ｍ （０，Ｏ）〜Ｍ （７，
３）のプログラムが行われる。 プログラムされたＡＮＤ面２０を論理動作させる場合に
は、書き込み端子Ｖｐに回路の電源電圧（もしくは接地
電圧）を４えると共に、書き込み信号ＷＥをローレベル
にし、そして信号Ｓ。−８３を全てハイレベルとする。 これにより、入力１゜〜丁３のレベルに従ってワード線
が選択され、選択されたワード線にゲート電極が結合さ
れる不揮発性記憶素子のプログラム状態に応じたデータ
レベルがデータ線ｄ。−ｄ、を介してセンスアンプ５Ａ
ｏ−８Ａ３で検出され、この結果として、センスアンプ
５Ａｏ−３Ａ、からは論理積出力Ａ。−Ａ、が得られる
。 第７図には第５図に含まれるＯＲ面２１の−例が示され
る。このＯＲ面２１は、論理積出力Ａ。。 Ａ、を２人力とするオア回路ＯＲＩ、論理積出力Ａ２．
Ａ、を２人力とするオア回路○Ｒ２、オア回路ＯＲＩ、
ＯＲ２の出力を２人力とするオア回路○Ｒ３、オア回路
ＯＲＩとオア回路ＯＲ３の出力を選択する出力選択回路
５０により晴成される。 上記選択回路５０の入力信号５１がハイレベルにされる
と、トランジスタＴ１がオン状態にされると共にトラン
ジスタＴ２がオフ状態にされ、ＯＲ面２１は以下の論理
式で示される論理和出力○。、０□を得る。 ○、＝Ａ、＋Ａ。 ０、＝Ａ２＋Ａ３ また、上記選択回路５０の入力信号５１がローレベルに
されると、トランジスタＴ１がオフ状態にされると共に
トランジスタ′「２がオン状態にされ、ｏＲ面面上１以
下の論理式で示される論理和出力○。、○、を得る。 ０、＝Ａ、＋Ａ、＋Ａ２＋Ａ３ ０、＝Ａ２＋Ａ。 第５図に示されるシングルチップマイクロコンピュータ
］は、入力ラッチ２３及びセレクタ２４を切り換え制御
することにより例えば第８図に示される態様で動作可能
とされる。 第８図（Ａ）に示される態様は、第５図の入力ラッチ２
３の入力としてバス８ａ〜８ｃの情報を選択し、セレク
タ２４の出力をボート７ａ、’７ｂに与えるようにする
ことにより、プロセッサ５の出力をＰＬＡ６で変換処理
してシングルチップマイクロコンピュータ１の外部に出
力するものである。 第８図（Ｂ）に示される態様は、入力ラッチ２３の入力
としてボート７ｂ、７ｃの出力を選択し、セレクタ２４
の出力として出力９ｏを選択することにより、シングル
チップマイクロコンピュータ１の外部から与えられる信
号をＰ Ｌ Ａ ６で変換処理してプロセッサ５に与え
るものである。 第８図（Ｃ）に示される態様は、入力ラッチ２３の入力
としてバス８８〜８ｃの情報を選択し、セレクタ２４の
出力もバス８ｃに与えるようにすることにより、プロセ
ッサ５の出力をＰＬＡ６で変換処理して再びプロセッサ
５に戻すというものである。 第８図（Ｄ）に示される態様は、入力ラッチ２３の入力
としてポーｔ”７ｂ、７ｃの出力を選択し、セレクタ２
４の出力として出力９ａ、９ｂを選択することにより、
プロセッサ５とは無関係に、シングルチップマイクロコ
ンピュータ１の外部から与えられる信号をＰＬＡ６で変
換処理して再び、シングルチップマイクロコンピュータ
１の外部に出力するというものである。 尚、上記第８図（Ａ）〜（Ｄ）に夫々示される態様を２
つ以上を組合せることも可能である。例えば上記第８図
（Ａ）と（Ｂ）に示される態様の組合せでは、ＰＬΔ６
の入力を分割し、一方をプロセッサ５の出力（８ａ〜８
ｃ）、他方を外部からの入力（７ｂ、７ｃ）とし、ＰＬ
Ａ６の出力も分割して、一方をプロセッサ５の入力（８
Ｃ）、他方を外部への出力（７ａ、７ｂ）とすることも
できる。 以上説明したシングルチップマイクロコンピュータ１に
おいては、紫外線消去形の電気的に書き込み可能な不揮
発性記憶素子を含む２丁、八６に対し、当該シングルチ
ップマイクロコンピュータ１自体もしくはその応用シス
テムに要求される（幾能に応じてその論理摺成即ち不揮
発性記憶素子に対するプログラム状態を決定する。シン
グルチップマイクロコンピュータ１を窓付きのパッケー
ジに封入し、当該窓から紫外線を照射して記憶情報を消
去した後に、新たに論理情報を電気的に書き直すことに
より、シングルチップマイクロコンピュータ１における
ハードウェアの一部を担うＰＬＡ６の論理の変更や誤り
の修正がシングルチップマイクロコンピュータ１上で可
能になり、シングルチップマイクロコンピュータ１はそ
の応用システムの開発時におる動作仕様や機能の変更に
対して柔軟に対応することができるようになる。しかも
そのような変更に対してシングルチップマイクロコンピ
ュータ１は繰返し利用可能になる。 尚、ＰＬＡ６の不揮発性記憶素子は電気的に書き込み消
去可能なＭＮＯＳ （メタル・ナイトライ１−・オキサ
イド・セミコンダクタ）やフローティングゲート型のＥ
ＥＰＲＯＭ （エレクトリカリ・イレーザブル・アンド
・プログラマブル・リード・オンリ・メモリ）構成用の
不揮発性記憶素子を利用することもできる。 次に可変論理構造の論理機能ブロックとしてプロセッサ
構造のプログラマブル論理回路すなわちサブプロセッサ
を付加して構成されたシングルチップマイクロコンピュ
ータについて説明する。このシングルチップマイクロコ
ンピュータ１は、第９図に示されるように、第４図に示
される構成に対し、共通バス８、ＰＬＡ６、及び１１０
７に接続するサブプロセッサ１００を付加して成る。 第１−０図には」１記サブプロセッサ、ＬＯＯの構成例
と、サブプロセッサ１００．ＰＬＡ６．ｌ１０７、共通
バス８間の接続関係が示される。 サブプロセッサ１００は命令を格納するためのＲＯＭ１
０１、こ（７）ＲＯＭＩＯＩ（７）格納情報に基づいて
制御信号を発生するための制御回路１０２、ＲＯＭｌ０
Ｉをアクセスするための次のアドレスを保持するアドレ
スラッチ１０３．第１、第２、そして第３のデータバス
１０４．１０５．１０６に接続されたＡＬＵ （算術論
理演算ユニット）１０７、レジスタファイル１０８、Ｐ
ＳＧ （プログラマブルシーケンシャルジェネレータ）
１０９、このＰＳＧ１０９で制御されるＳＴＲ（ステー
タスレジスタ）１１０、上記サブプロセッサ１００と共
通バス８を接続するためのＢＩＦ （ハスインタフェー
ス回路）１１１により構成される。 上記ＰＬＡ６は配線１１２ａにより共通バス８に、そし
て配線１１２ｂにより丁１０７に夫々結線されると共に
、配線１１２Ｃによりサブプロセッサ１００の制御回路
１０２で発生される制御信号１０２ａに、配線１１２ｄ
によりステータスレジスタ１１０の出力１１０ａに、及
びｌ１０７からＡＬＵ１０７に入力される信号１０７ａ
に夫々接続される。 上記ＰＳＧ１０９、ＲＯＭｌ０１．、及びＰＬＡ６は上
記したような電気的に書き込み可能な不揮発性記憶素子
にて構成される。したがって、第９図に示されるシング
ルチップマイクロコンピュータ１においても、それらＰ
ＳＧ１０９、ＲＯＭ ｉｏｌ、及びＰＬＡ６に含まれる
不揮発性記憶素子はシングルチップマイクロコンピュー
タ１に要求される動作仕様や機能に応じてその論理構成
が決定される。そして、シングルチップマイクロコンピ
ュータ１のパッケージに形成されている窓から紫外線を
照射して記憶情報を消去した後に、新たに論理情報を電
気的に書き直すことにより、シングルチップマイクロコ
ンピュータ１におけるハードウェアや論理機能の一部を
担うＰＬＡ６．ＰＳ０１０９、ＲＯＭｌ０１などの論理
の変更や誤りの修正が可能になる。 第１１図にはチップ内部にソフトウェアプログラムを格
納するためのＲＯＭ４をＥＰＲＯＭ化したシングルチッ
プマイクロコンピュータ１の一例が示される。 第１１図においてシングルチップマイクロコンピュータ
１は、ＣＰＵ２、ソフトウェアプログラムを格納するた
めの電気的に書き込み可能な不揮発性メモリブロックと
してのＥＰＲＯＭのようなＲＯＭ４ （以下単にこのＲ
ＯＭ４を不揮発性メモリブロック４とも記す）、制御信
号生成回路５００、上記サブプロセッサやＰＬＡなどを
構成するプログラマブル論理回路９００などの機能モジ
ュールを含んで成る。上記ＣＰＵ２．・不揮発性メモリ
ブロック４、プログラマブル論理回路９００などはアド
レスバス４１やデータバス４２と接続され、特に、アド
レスバス４１とＣＩ） Ｕ ２との間にはスイッチ素子
６１が介在され、データスバス４２とＣＰＵ２との間に
はスイッチ索子６２、不揮発性メモリブロック４とデー
タバス４２との間にはスイッチ素子６３、そしてプログ
ラマブル論理回路９００とデータバス４２との間にはス
イッチ素子６３が介在されている。アドレスバス４１は
、出力バッファとして機能するような３ステーＩ−ドラ
イバ７２や、入力バッファとして機能するようなインバ
ータ８２及び３ステートインバータ６５を介して信号線
５１９によりシングルチップマイクロコンピユータ１の
外部とインタフェース可能にされている。同様にデータ
バス４２は出カバソファとして機能するような３ステー
トドライバ７１や、入力ハッファとして機能するような
インバータ８１及び３ステートインバータ６４を介して
信号線５１８によりシングルチップマイクロコンピュー
タ１の外部とインタフェース可能にされている。 上記制御信号生成回路５００には、データ転送制御のた
めの制御信号５１０１〜５１０４がｃｐＵ２から与えら
れると供に、シングルチップマイクロコンピュータ１の
動作モードなどを指示するための制御信号５１１１．５
１２１，５１３．５１２２がシングルチップマイクロコ
ンピュータ１の外部から与えられる。このような各種信
号が与えられる制御信号生成回路５００は、ＣＰＵ２゜
不揮発性メモリブロック４．プログラマブル論理回路９
００とデータバス４２やアドレスバス４１、さらには信
号線５１８，５１９との間でのデータ転送タイミングを
制御するための制御信号５２０〜５２８を生成する。尚
、制御信号生成回路５゜Ｏから外部に出力される信号５
１４．５］、５は外部に対するリード・サイクル、ライ
ト・サイクルを意味する信号であり、また、不揮発性メ
モリブロック４及びプログラマブル論理回路９００には
それらに含まれる不揮発性記憶素子の書き込みに必要な
高電圧などを外部から共通に与えるための信号線５１６
が結合されている。 第１１図に示されるシングルチップマイクロコンピュー
タ１においては、データバス４２及びアドレスバス４１
に共通に接続されている不揮発性メモリブロック４とプ
ログラマブル論理回路９００は同一アドレス空間に配置
されている。したがって、不揮発性メモリブロック４と
プログラマブル論理回路９００に対する書き込み処理に
際してアドレス空間を切り換えるための特別な処理や回
路構成は必要とされず、夫々に割り当てられているアド
レスを指定することにより、同一の制御もしくは同一の
シーケンスによりそれらに含まれる所要の不揮発性記憶
素子に対して書き込みとベリファイ処理を簡単に行うこ
とができる。この結果、共通の書き込み装置を利用する
ことができ、また、内蔵されるＣＰＵ２を使う場合にも
書き込みやベリファイ処理を同一シーケンスで行うこと
ができる。 第１２図には第１１図に示される制御信号生成回路５０
０の一例が示される。この制御信号生成回路５００は、
特に制限されないが、ＡＮＤ面５面上１Ｒ面５２にて構
成される。このＡＮＤ面５面上１縦方向の６本の信号線
が夫々論理積出力信号線とされ、縦方向の信号線に交わ
る横方向の信号線の内○印で示される交点に対応する横
方向の信号線の入力に対して論理積を採った結果が該当
する論理積出力とされる。例えば、縦方向の論理積出力
信号線に交わる○印で示される横方向の信号線の入力が
全てハイレベルである場合に該当する縦方向の論理積出
力信号線の出力がハイレベルとされる。ＡＮＤ面におけ
る６本の論理積出力信号線はＯＲ面５２の入力とされ、
この縦方向の６本の人力信号線と交わる横方向の論理和
出力信号線には、○印で示される交点に対応する。縦方
向の入力信号線の入力に対して論理和を採った結果が論
理和出力とされる。例えば、横方向の論理和出力信号線
に交わるＯ印で示される縦方向の入力信号線の入力が１
つでもハイレベルである場合に該当する横方向の論理和
出力信号線の出力がハイレベルとされる。 外部から与えられる制御信号５１３がローレベルのとき
、その反転信号５１３１を○印の交点に受ける論理積出
力信号線５２９１．５２９２．５２９３．５２９６には
、ＣＰＵ２から出力される制御信号５１０１〜５１０４
のレベルを有効とする論理積出力が得られる。この状態
て制御信号５１０１ （ＴＲＩ） 、 ５１０４
（Ｅ ｘ ｔＭ）がハイレベルのとき、論理積出力信
号線５２９１がハイレベルとなって外部デバイスリード
モードが設定される。当該動作モードにおいては、外部
に対するリード・サイクルを意味する制御信号５１・１
（Ｔ Ｒ３）がハイレベルにアサートされると共に、制
御信号５２０．５２７．５２８もハイレベルにアサート
される。ハイレベルの制御信号５２０はスイッチ素子６
１をオン状態に制御し、且つハイレベルの制御信号５２
８は３ステートトライバ７２を出力動作可能に制御する
ことにより、ＣＰＵ２から出力されるアドレス信号はア
ドレスバス４１及び信号線５１９を介して外部に出力さ
れる。 この７トレス信号と制御信号５１４に応答する図示しな
い外部被アクセスモジュールが出力するデータは、外部
から信号線５１８に与えられると共に、上記ハイレベル
の制御信号５２７にてオン動作される３ステートインバ
ータ６４からデータバス４２に与えられて、ＣＰＵ２に
読み込まれる。 この外部デバイスリードモードにおいて、制御信号５２
４はローレベルにされているから、外部からデータバス
４２に取り込まれたデータが不揮発性メモリブロック４
やプログラマブル論理回路９００の動作によって撹乱さ
れることはない。 」−記制御信号５１３がローレベルのときに制御信号５
１０２ （ＴＷＩ）、５１０４ （ＥｘｔＭ）がハイレ
ベルにされると、出力信号線５２９２がハイレベルとな
って外部デバイスライ１−モートが設定される。当該動
作モートにおいては、グ部に対するライ１−・サイクル
を意味する制御（、−３号５１５（ＴＷ３）がハイレベ
ルにアサ−１・されると共に、制御信号５２０，５２１
．５２６，５２８もハイレベルにアサートされる。これ
により、ＣＰＵ２から出力されるア１くレス信号は上記
同様オン動作されるスイッチ素子６１、出力動作可能に
制御される３ステートドライバ７２、及び信号線５１１
〕を介して外部に出力さ４すると共に、（′、Ｆ’ Ｌ
Ｊ ２から出力される書き込みデータが、ハイレベルの
制御信号５２１にてオン動作されるスイッチ素子６２、
データバス４２．ハイレベルの制御信号５２６で出力動
作可能に制御される２３ステーＩ〜１−ライバフ１、及
び信号線５１８を介して外部に′°２・えられ、これに
よって外部の被アクセスモジュールへの書き込みが行わ
れる。 上記制御信号５１３がローレベルのとき制御信号５１０
１ （ＴＲＩ）、５１０３ （ＩｎｔＭ）がハイレベル
の状態では出力信号線５２９３がハイレベルとなって内
部デバイス読み込みモードが設定される。当該動作モー
Ｉ−においては、制御信号５２０．５２２ （ＴＲ４）
、５２４がハイレベルにアサートされる。これによりＣ
ＰＵ２から出力されるアドレス信号はスイッチ素子６１
を介してアドレスバス４１に与えられ、不揮発性メモリ
ブロック４のアドレス信号１１２６又はプログラマブル
論理回路９００のアドレス信号５１７２とされる。同時
に制御信号５２２により不揮発性メモリブロック４及び
プログラマブル論理回路９００にはリード動作が指示さ
れろ。このとき不揮発性メモリブロック４及びプログラ
マブル論理回路９００はリニアな同一アドレス空間に配
置されているため、双方にア（ヘレス信号が与えられて
もそのアドレス信号に従って何れか一方だけがデータの
読み出しを行い、読み出されたデータはスイッチ素子６
３又は６６の何れか一方を介してデータバス４２に与え
られる。ＣＰＵ２はこのようにしてデータバス４２に出
力されたデータを信号線４２３から読み込む。 Ｌ記制御信号５１３がローレベルのとき制御信号５１０
２ （ＴＷ、Ｌ）、５１０３ （Ｉｎｔ、Ｍ）かハイレ
ベルの状態では、出力信号線５２９６がハイレベルとな
って内部デバイス書き込みモー１〜が設定される。当該
動作モードにおいては、制御信号５２０，５２１，５２
３ （’Ｔ”Ｗ、、）がハイレベルにアサートされる
。これによりＣＰＵ２から出力されるアドレス信号はス
イッチ素子６１を介してアドレスバス４１に与えられる
と供に、ＣＰＵ２から出力される書き込みデータがスイ
ッチ素子６２を介してデータバス４２に与えられ、さら
にプログラマブル論理回路９００にはライ１−動作が指
示される。これによりアドレス信号によって指定される
プログラマブル論理回路９００の所要アドレスに割り当
てられたプリンプフロソプなどにデータが書き込まれる
。 一方、制御信号５１３がハイレベルのとき、その反転信
号５１３１を○印の交点に受ける論理積出力信号線５２
９１．５２９２．５２９３．５２９６は、ＣＩ） Ｕ
２から出力される制御信号５１０１〜５１０４のレベル
とは無関係にローレベルにネゲーｌ〜され、これにより
制御信号５２０，５２１は常時ローレベルに制御されて
、ＣＰＵ２によるデータバス４２、アドレスバス４１へ
のデータとアドレスの出力が実質的に不可能にされる。 すなわち、ＣＰＵ２はアドレスバス４１及びデータバス
４２から切り離される。この状態で制御信号５１２１
（ＴＲ，）がハイレベルにされると、論理積出力信号
線５２９４がハイレベルとなって外部からのアクセスに
基づくリードモートが設定される。この動作モートはＥ
Ｐ ＲＯＭライタなどによる書き込み後におけるベリ
ファイのためのテスト読み出しに利用される。当該動作
モードにおいては、制御信号５２２ （Ｔ Ｒ４） 、
５２４．５２５．５２６がハイレベルにアサートされる
。これにより、外部から信号線５１９に供給されるアド
レス信号が、制御信号５２５により動作可能な状態に制
御された３ステートインバータ６５を介してアドレスバ
ス４１に与えられ、このアドレス信号はアドレスバス４
１から信号線４２６及び５１７２を介して不揮発性メモ
リブロック４及びプログラマブル論理回路９００に与え
られる。不揮発性メモリブロック４及びプログラマブル
論理回路９００には制御信号５２２によりリード動作が
指示されると供に、制御信号５２４により不揮発性メモ
リブロック４及びプログラマブル論理回路９００のデー
タ出力端子がデータバス４１に接続される。したがって
、外部から供給されるアドレス信号に応答して不揮発性
メモリブロック４又はプログラマブル論理回路９００の
何れか一方がり−ドＪす１作を行うことにより、読み出
すべき所要データがデータバス４２に与えられる。デー
タバス４２に与えられた読み出しデータは、ハイレベル
の制御信号５２６により出力り１作可能１３制御される
３ステートドライバ７１を介して信壮線５１８に与えら
れて外部に読み出される。 制御信号５１３がハイレベルのときに制御信号５１２２
（ＴＷ２）がハイレベルにされると、出力信号線５２
９５がハイレベルになって外部からのアクセスに基づく
書き込みモードが設定される。 この動作モードはＩＥ Ｐ ＲＯＭライタによる薄き込
みに際して利用される。当該動作モードにおいては、制
御４３号５２５，５２７がハイレベルにアサ−１〜され
る。これにより、外部から信号線５１９に供給されるア
ドレス信号が、制御信号５２５により動作可能な状態に
制御された３ステートインバータ６５を介してアドレス
バス４１に与えられ。 このアドレス信号はアドレスバス４１から信号線４２６
及び５１７Ｆを介して不揮発性メモリブロック４及びプ
ログラマブル論理回路９００に与えられる。また、外部
から信号線５１８に供給されるデータが、制御信号５２
７により動作可能な状態に制御された３ステートインバ
ータ６４を介してデータバス４２に与えられ、このデー
タはデータバス４２から信号線４２４及び５１７１を介
して不揮発性メモリブロック４及びプログラマブル論理
回路９００に与えられる。この状態で外部端子から信−
）線５１６に書き込みのための高電圧が！テえられると
、アドレス信号により指定される不揮発性メモリブロッ
ク４又はプログラマブル論理回路９００の所定アドレス
における不揮発性記憶素子に上記書き込みデータが書き
込まれる。上記書き込み高電圧はＥＰＲＯＭのような単
体メモリＬＳＩに対応して１０〜２５［Ｖ］程度の書き
込み動作に充分な電圧とされる。 なお、電気的に書き込み消去可能なＥ Ｅ Ｐ ＲＯＭ
構成用不揮発性記憶素子にて上記不揮発性メモリブロッ
ク４及びプログラマブル論用１回路９００を構成する場
合には、信号線５１６を介して消去、書き込み電圧を法
えるようにしてもよいし、また、書き込み電圧や消去電
圧を内部昇圧回路で形成してもよい。 第１１図に示されるシングルチップマイクロコンピュー
タ１においても、それらに含まれる不揮発性メモリブロ
ック４及びプログラマブル論理回路９００の不揮発性記
憶素子はシンクルチップマイクロコンピュータ１もしく
はその応用システムに要求される動作仕様や機能に応し
てその論理構成が決定される。、シングルチップマイク
ロコンピュータ１のパッケージに形成されている窓から
紮外線を照射して記憶情報を消去した後に、新たに論理
情報を電気的に＠：き直すことにより、シングルチップ
マイクロコンピュータ１におけるハードウェアの一部を
担うプログラマブル論理回路９００の論理の変更や誤り
の修正、さらには不揮発性メモリブロック４に格納され
るプログラムの変更やバグに対する修正か可能になり、
シングルチップマイクロコンピュータ１はその動作仕様
や機能の変更に対して柔軟に対応することができるよう
になる。 第１３し１には上記プログラマブル論理回路９００の詳
細な一例が図示される。 第１３図において９１は不揮発性記憶素子を含んで成る
ＮＯＲアレイ、９６１〜９６３３は論理モジュール、９
４６１〜９４６３はセレクタ、９４３３３はセンスアン
プ、９４３４は書き込み回路。 ９４３１．９４３２はアドレスデコーダ、９４１はデー
タレジスタ、９４２はアドレスレジスタ、９４３５はマ
ルチプレクサである。 上記論理１モジュール９６１はＮＯＲゲート９２２、フ
リップフロップ９２］、セレクタ９２３及び９２４、出
力ドライバ９２５、ＡＮＤＮＯゲート９２２９２７で構
成される。ＮＯＲアレイ９］はそれに含まれる複数個の
不揮発性記憶素子に対する書き込みプロクラム状態に応
した論理構成を採ることができる６論理モジユール９６
１〜９６３は、ＮＯＲアレイ９１−の論理構成に従って
出力される信号に対し、セレクタ９２３，９２４の選択
動作条件やフリップフコツブ９２１の状態に応して、さ
らにその論理をプログラマフルに変更したりするもので
、Ｎ ＯＲアレイ９１と共に可変構造論理を構成する。 論理モジュール９６１〜・９６３は、信号線５１７１〜
５１７３を経由してデータバス４２及びアドレスバス４
１と間１妾的にインタフェース可能にされると供に、端
子９ ｒ＞ １−・９９３を介してシングルチップマイ
クロコンビコータ１の外部とデータを入出力することが
できるようになっている。上記制御信号５１３がローレ
ベルの場合にはデータ入出力の対象は論理モジニル９６
１〜９６３内部のフリップフロップ９２１とされ、また
、制御信号５１３がハイレベルの場合には、ＮＯＲアレ
イ９１のＮＯＲ論理を構成する不揮発性記憶素子に対す
る書き込み・読み出しが可能とされる。 制御信号５１−３がローレベルにされて上記内部デバイ
ス読み込みモートが設定されるとき、ＣＰＵ２から出力
されるアドレス信号はアドレスバス４１から信号線５１
７２に与えられる。このアドレス信号はアドレスレジス
タ９４２にセットされた後Ａ、 Ｎ Ｄゲート９５１を
介してアドレスデコーダ９４３２に供給され、このアド
レスデコーダ９４３２でデコードされる。このアドレス
デコーダ９４３２は、入力アドレス信号に応じて論理モ
ジュール９６１〜９６３の中から１つを選択したりする
選択イＬｆ号を形成する。尚、その選択レベルはハイレ
ベルとされる。７１−レスデコーダ９４３２の出力選択
信号５３１０は論理モジュールのＡＮＤゲート９２６に
供給される。このＡＮＤゲート９２６には当該動作モー
トにおいてハイレベルの北記制御信号５２２も供給され
ている。このＡＮＤゲート９２６からは、セレクタ９２
３．出ｔノ１ヘライバ９２５を介してフリップフロップ
９２１のデータが出力され、この出力データは信号線５
３１１、セレクタ９４３５を通って信号線５１７３から
データバス４２に読み出される。 −１′、記制御信号５１３かローレベルにされてト記内
部デバイス書き込みモードが設定されると、ＣＰ ｔ、
、Ｊ ２から出力されるアドレス信号が信じ線５１７２
に、そしてデータが信号線５１７】に与えられる。これ
により、データはＡＮＤゲーｈ ９５３を経由して論理
モジュールのＡＮＤゲー１−９２７に供給される。この
ＡＮＤＮＯゲート９２２当該動作モードにおいてハイレ
ベルの」１記制御信号５２３が供給されていると共に、
アドレス信号のデコード結果に応じた選択信号がアドレ
スデコーダ９４３２から供給されている。したがって、
そのアドレス信号によって指定されるフリップフロップ
９２１にＣＰＵ２の出力データが書き込み可能とされる
。 上記制御信号５１３がハイレベルにされて外部アクセス
に基づく書き込みモードが設定されると、アドレスレジ
スタ９４２の出力はＡＮＤゲー１〜９５２を介してアド
レスデコーダ９４３１に供給される。このアドレスデコ
ーダ９４３１は入力アドレス信号に応じてＮＯＲアレイ
９１．のワー１く線９８６〜９８９の何れかを選択する
。ＣＰＵ２から信号線５１７１に与えられたデータはデ
ータレジスタ９４１しこセットされ、ＡＮＤゲート９５
４を介して書き込み回路９４３４に供給される。外部か
ら書′き込み高電圧が与えられるタイミングに同期して
、書き込みデータがセレクタ９４６１〜９４６Ｈ３にｔ
ｊえられる。アドレスデコーダ９４３１のセレクタ選択
信号５３１２は入力アドレス信号に応
ングルチップマイクロコンピュータの動作仕様や機能変
更への対応化に適用して有効な技術に関するものである
。 〔従来技術〕 ＣＰＵ （セン１−ラル・プロセッシング・ユニット）
を中心に所要の周辺回路を１つの半導体基板に形成して
成るシングルチップマイクロコンピュータにおいて、そ
のソフトウェアプログラムの変更やバグの修正に当たっ
ては当該プログラムを保有するメモリに修正を加えなけ
ればならない。このようなソフトウェアプログラムの修
正・変更対象とされるメモリを内蔵するシングルチップ
マイクロコンピュータにあっては、当該メモリをＥＰＲ
ＯＭ化し、これを外部からの信号制御に基づいて書き込
み制御可能とする構成が時開昭和６０−１９８６６７号
公報に開示されている。 〔発明が解決しようとする課題〕 ところで、今日マイクロコンピュータ応用システムの多
機能化さらには小型化が進むなかで各種周辺機能をオン
・チップ化したシングルチップマイクロコンピュータの
ようなデータ処理Ｌ Ｓ Ｉのそれらシステムへの応用
はますます拡大される傾向にあり、これにしたがってシ
ングルチップマイクロコンピュータは、インタフェース
回路、タイマ・カウンタ、入出力制御回路、制御プログ
ラムを格納するＲＯＭ、さらにはサブプロセッサなど、
外部メモリや外部ロジックとしても構成可能な各種周辺
機能を内蔵するに至っている。しかしながら、斯るシン
グルチップマイクロコンピュータに内蔵される周辺機能
特にハードウェア的な論理機能部分は従来固定的であっ
たため、ＥＰＲＯＭ化されたプログラムプログラムメモ
リによりソフトウェアプログラムを変更することはでき
ても、ハードウェア的な論理機能を変更するにはシング
ルチップマイクロコンピュータ全体の設計変更や製造の
ためのマスクパターンの変更などを行わなければならな
くなり、シングルチップマイクロコンピュータのユーザ
はハードウェア的な論理機能部分において必要とされる
動作仕様や機能を自らが設定もしくは変更することがで
きず、さらにはマイクロコンピュータ応用システム開発
途上におけるシステムの動作仕様や機能変更に対して柔
軟に対応することができないという問題点のあることが
本発明者によって明らかにされた。そこで本発明者は電
気的に書き込み可能な不揮発性記憶素子に対する書き込
み状態に応して所要の論理機能を実現し得る論理機能ブ
ロックをシングルチップマイクロコンピュータのような
データ処理用半導体集積回路に含めることを先に提案し
たが、更にその論理機能ブロックに対する論理機能の設
定即ちそれに含まれる不揮発性記憶素子への書き込み処
理という点でもユーザの使い勝手を良好にすることがで
きる仕様を採用することの必要性を見出した。 本発明の目的は、動作仕様や機能の変更に対して簡単に
対処することができるデータ処理用半導体集積回路を提
供することにあり、さらに詳しくは、不揮発性記憶素子
を含む論理機能ブロックや。 この論理機能ブロック及び不揮発性メモリブロックを内
蔵するデータ処理用半導体集積回路につきそれら不揮発
性記憶素子への書き込み処理という点に関し使い勝手を
向上させることができるデータ処理用半導体集積回路を
提供することにある。 本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。 すなわち、電気的に書き込み可能な不揮発性記憶素子に
対する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロック、又はソフトウェアプログラムを電
気的に書き込み可能な不揮発性記憶素子を含んで構成さ
れた不揮発性メモリブロック、並びにそのソフトウェア
プログラムなどによって動作が制御されるＣＰＵのよう
な論理動作制御ブロックを１つの半導体基板に形成して
成るデータ処理用半導体集積回路に、汎用ＥＰＲＯＭラ
イタのような書き込み装置にて外部から］−記論理機能
ブロックや不揮発性メモリブロックの不揮発性記憶素子
を書き込み可能とする動作仕様を持たせるものである。 断る動作仕様として、例えばモード信号によりデータ処
理用半導体集積回路を機能上Ｅ Ｐ ＲＯＭのような不
揮発性甲７体メモリ同様に見える仕様、即ち、汎用ＥＰ
ＲＯＭライタのような書き込み装置にとってこれとイン
タフェース可能な外部端子が見えるような仕様とするこ
とができる。斯る動作仕様の採用により、データ処理用
半導体集積回路と汎用書き込み装置の外部端子の数や配
置構成の相違を専ら変更するような筒車な構成のソケッ
トアダプタのようなアダプタを用いて両者をインタフェ
ースすることができる。 このとき、論理機能ブロック及び不揮発性メモリブロッ
クを内部アドレスバス及び内部データバスに共通接続し
、あるいは書き込み装置とインタフェースされるへきデ
ータやアドレスなどのアクセス端子を論理機能ブロック
と不揮発性メモリブロック相互間で共通化し、且つ両者
を同一アドレス空間に配置しておくことにより、書き込
み装置にて外部から論理機能ブロックや不揮発性メモリ
ブロックを書き込みするとき、７１−レス空間切換のた
めの特別な処理や回路が必要とされず、アドレス信号を
変えてやるだけで論理機能ブロック及び不揮発性メモリ
ブロックの双方に対し共通の１き込み装置で情報の書き
込みが可能になる。 〔作 用〕 」１記した手段によれば、汎用ＥＰＲＯＭライタのよう
な書き込み装置にて外部から」−記論理機能ブロックや
不揮発性メモリブロックの不揮発性記憶素子を書き込み
可能とする動作仕様は、データ処理用半導体集積回路の
動作仕様や機能の設定並びに変更に際し、特別な専用書
き込み装置の利用を一切不要とし、ＥＰＲＯＭのような
単体の不揮発性メモリのためのＥＰＲＯＭライタなどの
汎用１Ｆき込み装置を利用可能に働き、これによって、
データ処理用半導体集積回路の量産時、さらにはこれを
応用したシステムのデバッグもしくは開発時などにおい
て、当該データ処理用半導体集積回路に含まれる不揮発
性記憶素子への書き込み処理の点で当該データ処理用半
導体集積回路に対する使い勝手を向上させるものである
。 〔実 施 例〕 第４図には本発明に係るデータ処理用半導体集積回路の
一実施例であるシングルチップマイクロコンピュータ１
が示される。同図に示されるシングルチップマイクロコ
ンピュータ１はシリコンのような１個の半導体基板に、
論理動作制御ブロックとしてのＣＰＵ（セントラル・プ
ロセッシング・ユニット）２、ＲＡＭ（ランダム・アク
セス・メモリ）３、及びＲＯＭ （リ−１へ・オンリ・
メモリ）４から成るプロセッサ５と、可変論理ｔ１９！
造の論理機能ブロックの一例としての））ＬＡ（プログ
ラマブル・ロジック・アレイ）６、及び入出カポ−１〜
（！ＩｉにＩｌｏとも記す）７で溝底され、夫々のブロ
ックは共通バス８にて接続される。また、上記Ｐ Ｌ
Ａ ６は信号線９．１０によりｌ１０７及びＣＰ Ｕ
２に直接結合される。 −［１記ＲＯＭ ４１まシングルチップマイクロコンヒ
。 ユータ１のラフ１ヘウエアとしての！動作プログラムを
格納するためのものであり、］二二記） １．、 Ａ
６はシングルチップマイクロコンピュータ］−のハード
ウェアの一部をプログラマブルに実現するための論理機
能ブロックとされ、このＰ Ｌ Ａ、 ６は↑電気的に
書き込み可能な不揮発性記憶素子を含んでいる。 第５図には上記ＰＬＡ６の構成を中心とした第４図のシ
ングルチップマイクロコンピュータの詳細な一例が示さ
れる。 上記ＰＬＡ６はＡＮＤ （論理積）面２０、○Ｒ（論理
和）面２１、出力ラッチ２２、入力ラツチ２３．及びセ
レクタ２４の各回路と、夫々の回路間を結線するための
配線により構成される。プロセッサ５とＰＬＡ６との接
続は、プロセッサ５で生成される信号をＰＬＡ６の入力
ラッチ２３に入力するための制御信号線８ａ、アドレス
バス８ｂ、データバス８Ｃで行われる。シングルチップ
マイクロコンピュータ１の外部とのインタフェースはデ
ータバス８ｃと接続されている出力ポードアａ、入出カ
ポ−ドアｂ、入カポ−１−７０により行われる。ＰＬＡ
６の入力ラッチ２３への入力は、上記制御信号線８ａ、
アドレスバス８ｂ、データバス８ｃ、入カポ−１〜７Ｃ
の出カフ０ｃ、出力セレクタ２４の出力９Ｃとされ、こ
の入力ラッチ２３の出力はＡＮＤ而２面へ供給される。 ＡＮＤ面２０の出力はＯＲ面２１の入力とされ、ＯＲ而
面１の出力は出力ラッチ２２に与えられる。出力ラッチ
２２の出力２２ａはセレクタ２４に与えられると共に、
その一部の信号２２ｂはＡＮＤ面２０の入力とされる。 セレクタ２４の出力のうち９ａ、９ｂは夫々出力ポード
アａ、入出カポ−ドアｂの入力とされ、出力９ｃはデー
タバス８ｃに結合されている。 第６図には上記ＡＮＤ面２０の一例が示される。 このＡＮＤ面２０は、特に制限されないが、紫外線消去
型の電気的に書き込み可能なチャンネル注入構造のよう
なＥＰＲＯＭ （エレクトリカリ・プログラマブル・リ
ード・オンリ・メモリ）構成用の不揮発性記憶素子を含
んで構成される。このＡＮＤ面２ｏは、４人力（Ｉｏ〜
Ｉ、）に対して４つの独立した論理積出力（Ａｏ−Ａ３
）を得る構成とされる。このＡＮＤ面２０には８行４列
で」１記不揮発性記憶素子Ｍ （０，Ｏ）〜Ｍ （７，
３）をマトリクス配置して成るメモリセルアレイ４０を
含む。ここで電気的に書き込み可能なＥＰＲＯＭ構成用
の不揮発性記憶素子それ自体の構成は既に公知であるか
らその詳細な説明については省略するが、当該不揮発性
記憶素子のしきい値電圧が１［Ｖ］程度の比較的低いレ
ベルにある状態を消去状態、そして、５ ［Ｖ］程度の
比較的高いレベルにある状態を書き込み状態と定義する
。 不揮発性記憶素子への書き込みは行単位で４ピツＩ〜づ
つ行われる。即ち、書き込みデータを書き込み端子ＤＱ
−Ｄ３に与え、選択線Ｓ。−８１のうち１つをハイレベ
ルのような選択レベルにすると共に、書き込み信号ＷＥ
をハイレベルにし、書き込み端子Ｖｐに書き込み電圧（
例えば１２．５ ［Ｖ］）を与える。このとき人力■。 〜■、の状態により正論理を書き込むか負論理を書き込
むかが決まる。 例えば人力Ｉ。を例にすると、入力１゜がハイレベルと
されるときにはワード線Ｗ。ｐが選択され、また、人力
■。がローレベルとされるときにはワード線Ｗ。ｎが選
択される。選択されたワード線にグーｌ−電極が結合さ
れた不揮発性記憶素子のゲーｌ−′ｌＩｉ極には抵抗Ｒ
ｊ（ｊ＝ａ〜７）を介して喜き込み電圧がｔｊえられる
。書き込み端子Ｄ０〜Ｄ３に書き込みデータを受ける電
圧変換回路Ｗ０〜Ｗ３は書き込みデータレベルがハイレ
ベルである場合に書き込みに必要なドレイン電圧を発生
して、夫々データ線ｄ。−ｄ、に与える。これにより、
消去状態を初期状態とする不揮発性記憶素子は、ワード
線が選択されてハイレベルの書き込みデータが与えられ
た場合に書き込み状態とされ、それ以外のものは消去状
態を維持する。 このような書き込み動作によりメモリセルアレイ４ｏに
含まれる不揮発性記憶素子Ｍ （０，Ｏ）〜Ｍ （７，
３）のプログラムが行われる。 プログラムされたＡＮＤ面２０を論理動作させる場合に
は、書き込み端子Ｖｐに回路の電源電圧（もしくは接地
電圧）を４えると共に、書き込み信号ＷＥをローレベル
にし、そして信号Ｓ。−８３を全てハイレベルとする。 これにより、入力１゜〜丁３のレベルに従ってワード線
が選択され、選択されたワード線にゲート電極が結合さ
れる不揮発性記憶素子のプログラム状態に応じたデータ
レベルがデータ線ｄ。−ｄ、を介してセンスアンプ５Ａ
ｏ−８Ａ３で検出され、この結果として、センスアンプ
５Ａｏ−３Ａ、からは論理積出力Ａ。−Ａ、が得られる
。 第７図には第５図に含まれるＯＲ面２１の−例が示され
る。このＯＲ面２１は、論理積出力Ａ。。 Ａ、を２人力とするオア回路ＯＲＩ、論理積出力Ａ２．
Ａ、を２人力とするオア回路○Ｒ２、オア回路ＯＲＩ、
ＯＲ２の出力を２人力とするオア回路○Ｒ３、オア回路
ＯＲＩとオア回路ＯＲ３の出力を選択する出力選択回路
５０により晴成される。 上記選択回路５０の入力信号５１がハイレベルにされる
と、トランジスタＴ１がオン状態にされると共にトラン
ジスタＴ２がオフ状態にされ、ＯＲ面２１は以下の論理
式で示される論理和出力○。、０□を得る。 ○、＝Ａ、＋Ａ。 ０、＝Ａ２＋Ａ３ また、上記選択回路５０の入力信号５１がローレベルに
されると、トランジスタＴ１がオフ状態にされると共に
トランジスタ′「２がオン状態にされ、ｏＲ面面上１以
下の論理式で示される論理和出力○。、○、を得る。 ０、＝Ａ、＋Ａ、＋Ａ２＋Ａ３ ０、＝Ａ２＋Ａ。 第５図に示されるシングルチップマイクロコンピュータ
］は、入力ラッチ２３及びセレクタ２４を切り換え制御
することにより例えば第８図に示される態様で動作可能
とされる。 第８図（Ａ）に示される態様は、第５図の入力ラッチ２
３の入力としてバス８ａ〜８ｃの情報を選択し、セレク
タ２４の出力をボート７ａ、’７ｂに与えるようにする
ことにより、プロセッサ５の出力をＰＬＡ６で変換処理
してシングルチップマイクロコンピュータ１の外部に出
力するものである。 第８図（Ｂ）に示される態様は、入力ラッチ２３の入力
としてボート７ｂ、７ｃの出力を選択し、セレクタ２４
の出力として出力９ｏを選択することにより、シングル
チップマイクロコンピュータ１の外部から与えられる信
号をＰ Ｌ Ａ ６で変換処理してプロセッサ５に与え
るものである。 第８図（Ｃ）に示される態様は、入力ラッチ２３の入力
としてバス８８〜８ｃの情報を選択し、セレクタ２４の
出力もバス８ｃに与えるようにすることにより、プロセ
ッサ５の出力をＰＬＡ６で変換処理して再びプロセッサ
５に戻すというものである。 第８図（Ｄ）に示される態様は、入力ラッチ２３の入力
としてポーｔ”７ｂ、７ｃの出力を選択し、セレクタ２
４の出力として出力９ａ、９ｂを選択することにより、
プロセッサ５とは無関係に、シングルチップマイクロコ
ンピュータ１の外部から与えられる信号をＰＬＡ６で変
換処理して再び、シングルチップマイクロコンピュータ
１の外部に出力するというものである。 尚、上記第８図（Ａ）〜（Ｄ）に夫々示される態様を２
つ以上を組合せることも可能である。例えば上記第８図
（Ａ）と（Ｂ）に示される態様の組合せでは、ＰＬΔ６
の入力を分割し、一方をプロセッサ５の出力（８ａ〜８
ｃ）、他方を外部からの入力（７ｂ、７ｃ）とし、ＰＬ
Ａ６の出力も分割して、一方をプロセッサ５の入力（８
Ｃ）、他方を外部への出力（７ａ、７ｂ）とすることも
できる。 以上説明したシングルチップマイクロコンピュータ１に
おいては、紫外線消去形の電気的に書き込み可能な不揮
発性記憶素子を含む２丁、八６に対し、当該シングルチ
ップマイクロコンピュータ１自体もしくはその応用シス
テムに要求される（幾能に応じてその論理摺成即ち不揮
発性記憶素子に対するプログラム状態を決定する。シン
グルチップマイクロコンピュータ１を窓付きのパッケー
ジに封入し、当該窓から紫外線を照射して記憶情報を消
去した後に、新たに論理情報を電気的に書き直すことに
より、シングルチップマイクロコンピュータ１における
ハードウェアの一部を担うＰＬＡ６の論理の変更や誤り
の修正がシングルチップマイクロコンピュータ１上で可
能になり、シングルチップマイクロコンピュータ１はそ
の応用システムの開発時におる動作仕様や機能の変更に
対して柔軟に対応することができるようになる。しかも
そのような変更に対してシングルチップマイクロコンピ
ュータ１は繰返し利用可能になる。 尚、ＰＬＡ６の不揮発性記憶素子は電気的に書き込み消
去可能なＭＮＯＳ （メタル・ナイトライ１−・オキサ
イド・セミコンダクタ）やフローティングゲート型のＥ
ＥＰＲＯＭ （エレクトリカリ・イレーザブル・アンド
・プログラマブル・リード・オンリ・メモリ）構成用の
不揮発性記憶素子を利用することもできる。 次に可変論理構造の論理機能ブロックとしてプロセッサ
構造のプログラマブル論理回路すなわちサブプロセッサ
を付加して構成されたシングルチップマイクロコンピュ
ータについて説明する。このシングルチップマイクロコ
ンピュータ１は、第９図に示されるように、第４図に示
される構成に対し、共通バス８、ＰＬＡ６、及び１１０
７に接続するサブプロセッサ１００を付加して成る。 第１−０図には」１記サブプロセッサ、ＬＯＯの構成例
と、サブプロセッサ１００．ＰＬＡ６．ｌ１０７、共通
バス８間の接続関係が示される。 サブプロセッサ１００は命令を格納するためのＲＯＭ１
０１、こ（７）ＲＯＭＩＯＩ（７）格納情報に基づいて
制御信号を発生するための制御回路１０２、ＲＯＭｌ０
Ｉをアクセスするための次のアドレスを保持するアドレ
スラッチ１０３．第１、第２、そして第３のデータバス
１０４．１０５．１０６に接続されたＡＬＵ （算術論
理演算ユニット）１０７、レジスタファイル１０８、Ｐ
ＳＧ （プログラマブルシーケンシャルジェネレータ）
１０９、このＰＳＧ１０９で制御されるＳＴＲ（ステー
タスレジスタ）１１０、上記サブプロセッサ１００と共
通バス８を接続するためのＢＩＦ （ハスインタフェー
ス回路）１１１により構成される。 上記ＰＬＡ６は配線１１２ａにより共通バス８に、そし
て配線１１２ｂにより丁１０７に夫々結線されると共に
、配線１１２Ｃによりサブプロセッサ１００の制御回路
１０２で発生される制御信号１０２ａに、配線１１２ｄ
によりステータスレジスタ１１０の出力１１０ａに、及
びｌ１０７からＡＬＵ１０７に入力される信号１０７ａ
に夫々接続される。 上記ＰＳＧ１０９、ＲＯＭｌ０１．、及びＰＬＡ６は上
記したような電気的に書き込み可能な不揮発性記憶素子
にて構成される。したがって、第９図に示されるシング
ルチップマイクロコンピュータ１においても、それらＰ
ＳＧ１０９、ＲＯＭ ｉｏｌ、及びＰＬＡ６に含まれる
不揮発性記憶素子はシングルチップマイクロコンピュー
タ１に要求される動作仕様や機能に応じてその論理構成
が決定される。そして、シングルチップマイクロコンピ
ュータ１のパッケージに形成されている窓から紫外線を
照射して記憶情報を消去した後に、新たに論理情報を電
気的に書き直すことにより、シングルチップマイクロコ
ンピュータ１におけるハードウェアや論理機能の一部を
担うＰＬＡ６．ＰＳ０１０９、ＲＯＭｌ０１などの論理
の変更や誤りの修正が可能になる。 第１１図にはチップ内部にソフトウェアプログラムを格
納するためのＲＯＭ４をＥＰＲＯＭ化したシングルチッ
プマイクロコンピュータ１の一例が示される。 第１１図においてシングルチップマイクロコンピュータ
１は、ＣＰＵ２、ソフトウェアプログラムを格納するた
めの電気的に書き込み可能な不揮発性メモリブロックと
してのＥＰＲＯＭのようなＲＯＭ４ （以下単にこのＲ
ＯＭ４を不揮発性メモリブロック４とも記す）、制御信
号生成回路５００、上記サブプロセッサやＰＬＡなどを
構成するプログラマブル論理回路９００などの機能モジ
ュールを含んで成る。上記ＣＰＵ２．・不揮発性メモリ
ブロック４、プログラマブル論理回路９００などはアド
レスバス４１やデータバス４２と接続され、特に、アド
レスバス４１とＣＩ） Ｕ ２との間にはスイッチ素子
６１が介在され、データスバス４２とＣＰＵ２との間に
はスイッチ索子６２、不揮発性メモリブロック４とデー
タバス４２との間にはスイッチ素子６３、そしてプログ
ラマブル論理回路９００とデータバス４２との間にはス
イッチ素子６３が介在されている。アドレスバス４１は
、出力バッファとして機能するような３ステーＩ−ドラ
イバ７２や、入力バッファとして機能するようなインバ
ータ８２及び３ステートインバータ６５を介して信号線
５１９によりシングルチップマイクロコンピユータ１の
外部とインタフェース可能にされている。同様にデータ
バス４２は出カバソファとして機能するような３ステー
トドライバ７１や、入力ハッファとして機能するような
インバータ８１及び３ステートインバータ６４を介して
信号線５１８によりシングルチップマイクロコンピュー
タ１の外部とインタフェース可能にされている。 上記制御信号生成回路５００には、データ転送制御のた
めの制御信号５１０１〜５１０４がｃｐＵ２から与えら
れると供に、シングルチップマイクロコンピュータ１の
動作モードなどを指示するための制御信号５１１１．５
１２１，５１３．５１２２がシングルチップマイクロコ
ンピュータ１の外部から与えられる。このような各種信
号が与えられる制御信号生成回路５００は、ＣＰＵ２゜
不揮発性メモリブロック４．プログラマブル論理回路９
００とデータバス４２やアドレスバス４１、さらには信
号線５１８，５１９との間でのデータ転送タイミングを
制御するための制御信号５２０〜５２８を生成する。尚
、制御信号生成回路５゜Ｏから外部に出力される信号５
１４．５］、５は外部に対するリード・サイクル、ライ
ト・サイクルを意味する信号であり、また、不揮発性メ
モリブロック４及びプログラマブル論理回路９００には
それらに含まれる不揮発性記憶素子の書き込みに必要な
高電圧などを外部から共通に与えるための信号線５１６
が結合されている。 第１１図に示されるシングルチップマイクロコンピュー
タ１においては、データバス４２及びアドレスバス４１
に共通に接続されている不揮発性メモリブロック４とプ
ログラマブル論理回路９００は同一アドレス空間に配置
されている。したがって、不揮発性メモリブロック４と
プログラマブル論理回路９００に対する書き込み処理に
際してアドレス空間を切り換えるための特別な処理や回
路構成は必要とされず、夫々に割り当てられているアド
レスを指定することにより、同一の制御もしくは同一の
シーケンスによりそれらに含まれる所要の不揮発性記憶
素子に対して書き込みとベリファイ処理を簡単に行うこ
とができる。この結果、共通の書き込み装置を利用する
ことができ、また、内蔵されるＣＰＵ２を使う場合にも
書き込みやベリファイ処理を同一シーケンスで行うこと
ができる。 第１２図には第１１図に示される制御信号生成回路５０
０の一例が示される。この制御信号生成回路５００は、
特に制限されないが、ＡＮＤ面５面上１Ｒ面５２にて構
成される。このＡＮＤ面５面上１縦方向の６本の信号線
が夫々論理積出力信号線とされ、縦方向の信号線に交わ
る横方向の信号線の内○印で示される交点に対応する横
方向の信号線の入力に対して論理積を採った結果が該当
する論理積出力とされる。例えば、縦方向の論理積出力
信号線に交わる○印で示される横方向の信号線の入力が
全てハイレベルである場合に該当する縦方向の論理積出
力信号線の出力がハイレベルとされる。ＡＮＤ面におけ
る６本の論理積出力信号線はＯＲ面５２の入力とされ、
この縦方向の６本の人力信号線と交わる横方向の論理和
出力信号線には、○印で示される交点に対応する。縦方
向の入力信号線の入力に対して論理和を採った結果が論
理和出力とされる。例えば、横方向の論理和出力信号線
に交わるＯ印で示される縦方向の入力信号線の入力が１
つでもハイレベルである場合に該当する横方向の論理和
出力信号線の出力がハイレベルとされる。 外部から与えられる制御信号５１３がローレベルのとき
、その反転信号５１３１を○印の交点に受ける論理積出
力信号線５２９１．５２９２．５２９３．５２９６には
、ＣＰＵ２から出力される制御信号５１０１〜５１０４
のレベルを有効とする論理積出力が得られる。この状態
て制御信号５１０１ （ＴＲＩ） 、 ５１０４
（Ｅ ｘ ｔＭ）がハイレベルのとき、論理積出力信
号線５２９１がハイレベルとなって外部デバイスリード
モードが設定される。当該動作モードにおいては、外部
に対するリード・サイクルを意味する制御信号５１・１
（Ｔ Ｒ３）がハイレベルにアサートされると共に、制
御信号５２０．５２７．５２８もハイレベルにアサート
される。ハイレベルの制御信号５２０はスイッチ素子６
１をオン状態に制御し、且つハイレベルの制御信号５２
８は３ステートトライバ７２を出力動作可能に制御する
ことにより、ＣＰＵ２から出力されるアドレス信号はア
ドレスバス４１及び信号線５１９を介して外部に出力さ
れる。 この７トレス信号と制御信号５１４に応答する図示しな
い外部被アクセスモジュールが出力するデータは、外部
から信号線５１８に与えられると共に、上記ハイレベル
の制御信号５２７にてオン動作される３ステートインバ
ータ６４からデータバス４２に与えられて、ＣＰＵ２に
読み込まれる。 この外部デバイスリードモードにおいて、制御信号５２
４はローレベルにされているから、外部からデータバス
４２に取り込まれたデータが不揮発性メモリブロック４
やプログラマブル論理回路９００の動作によって撹乱さ
れることはない。 」−記制御信号５１３がローレベルのときに制御信号５
１０２ （ＴＷＩ）、５１０４ （ＥｘｔＭ）がハイレ
ベルにされると、出力信号線５２９２がハイレベルとな
って外部デバイスライ１−モートが設定される。当該動
作モートにおいては、グ部に対するライ１−・サイクル
を意味する制御（、−３号５１５（ＴＷ３）がハイレベ
ルにアサ−１・されると共に、制御信号５２０，５２１
．５２６，５２８もハイレベルにアサートされる。これ
により、ＣＰＵ２から出力されるア１くレス信号は上記
同様オン動作されるスイッチ素子６１、出力動作可能に
制御される３ステートドライバ７２、及び信号線５１１
〕を介して外部に出力さ４すると共に、（′、Ｆ’ Ｌ
Ｊ ２から出力される書き込みデータが、ハイレベルの
制御信号５２１にてオン動作されるスイッチ素子６２、
データバス４２．ハイレベルの制御信号５２６で出力動
作可能に制御される２３ステーＩ〜１−ライバフ１、及
び信号線５１８を介して外部に′°２・えられ、これに
よって外部の被アクセスモジュールへの書き込みが行わ
れる。 上記制御信号５１３がローレベルのとき制御信号５１０
１ （ＴＲＩ）、５１０３ （ＩｎｔＭ）がハイレベル
の状態では出力信号線５２９３がハイレベルとなって内
部デバイス読み込みモードが設定される。当該動作モー
Ｉ−においては、制御信号５２０．５２２ （ＴＲ４）
、５２４がハイレベルにアサートされる。これによりＣ
ＰＵ２から出力されるアドレス信号はスイッチ素子６１
を介してアドレスバス４１に与えられ、不揮発性メモリ
ブロック４のアドレス信号１１２６又はプログラマブル
論理回路９００のアドレス信号５１７２とされる。同時
に制御信号５２２により不揮発性メモリブロック４及び
プログラマブル論理回路９００にはリード動作が指示さ
れろ。このとき不揮発性メモリブロック４及びプログラ
マブル論理回路９００はリニアな同一アドレス空間に配
置されているため、双方にア（ヘレス信号が与えられて
もそのアドレス信号に従って何れか一方だけがデータの
読み出しを行い、読み出されたデータはスイッチ素子６
３又は６６の何れか一方を介してデータバス４２に与え
られる。ＣＰＵ２はこのようにしてデータバス４２に出
力されたデータを信号線４２３から読み込む。 Ｌ記制御信号５１３がローレベルのとき制御信号５１０
２ （ＴＷ、Ｌ）、５１０３ （Ｉｎｔ、Ｍ）かハイレ
ベルの状態では、出力信号線５２９６がハイレベルとな
って内部デバイス書き込みモー１〜が設定される。当該
動作モードにおいては、制御信号５２０，５２１，５２
３ （’Ｔ”Ｗ、、）がハイレベルにアサートされる
。これによりＣＰＵ２から出力されるアドレス信号はス
イッチ素子６１を介してアドレスバス４１に与えられる
と供に、ＣＰＵ２から出力される書き込みデータがスイ
ッチ素子６２を介してデータバス４２に与えられ、さら
にプログラマブル論理回路９００にはライ１−動作が指
示される。これによりアドレス信号によって指定される
プログラマブル論理回路９００の所要アドレスに割り当
てられたプリンプフロソプなどにデータが書き込まれる
。 一方、制御信号５１３がハイレベルのとき、その反転信
号５１３１を○印の交点に受ける論理積出力信号線５２
９１．５２９２．５２９３．５２９６は、ＣＩ） Ｕ
２から出力される制御信号５１０１〜５１０４のレベル
とは無関係にローレベルにネゲーｌ〜され、これにより
制御信号５２０，５２１は常時ローレベルに制御されて
、ＣＰＵ２によるデータバス４２、アドレスバス４１へ
のデータとアドレスの出力が実質的に不可能にされる。 すなわち、ＣＰＵ２はアドレスバス４１及びデータバス
４２から切り離される。この状態で制御信号５１２１
（ＴＲ，）がハイレベルにされると、論理積出力信号
線５２９４がハイレベルとなって外部からのアクセスに
基づくリードモートが設定される。この動作モートはＥ
Ｐ ＲＯＭライタなどによる書き込み後におけるベリ
ファイのためのテスト読み出しに利用される。当該動作
モードにおいては、制御信号５２２ （Ｔ Ｒ４） 、
５２４．５２５．５２６がハイレベルにアサートされる
。これにより、外部から信号線５１９に供給されるアド
レス信号が、制御信号５２５により動作可能な状態に制
御された３ステートインバータ６５を介してアドレスバ
ス４１に与えられ、このアドレス信号はアドレスバス４
１から信号線４２６及び５１７２を介して不揮発性メモ
リブロック４及びプログラマブル論理回路９００に与え
られる。不揮発性メモリブロック４及びプログラマブル
論理回路９００には制御信号５２２によりリード動作が
指示されると供に、制御信号５２４により不揮発性メモ
リブロック４及びプログラマブル論理回路９００のデー
タ出力端子がデータバス４１に接続される。したがって
、外部から供給されるアドレス信号に応答して不揮発性
メモリブロック４又はプログラマブル論理回路９００の
何れか一方がり−ドＪす１作を行うことにより、読み出
すべき所要データがデータバス４２に与えられる。デー
タバス４２に与えられた読み出しデータは、ハイレベル
の制御信号５２６により出力り１作可能１３制御される
３ステートドライバ７１を介して信壮線５１８に与えら
れて外部に読み出される。 制御信号５１３がハイレベルのときに制御信号５１２２
（ＴＷ２）がハイレベルにされると、出力信号線５２
９５がハイレベルになって外部からのアクセスに基づく
書き込みモードが設定される。 この動作モードはＩＥ Ｐ ＲＯＭライタによる薄き込
みに際して利用される。当該動作モードにおいては、制
御４３号５２５，５２７がハイレベルにアサ−１〜され
る。これにより、外部から信号線５１９に供給されるア
ドレス信号が、制御信号５２５により動作可能な状態に
制御された３ステートインバータ６５を介してアドレス
バス４１に与えられ。 このアドレス信号はアドレスバス４１から信号線４２６
及び５１７Ｆを介して不揮発性メモリブロック４及びプ
ログラマブル論理回路９００に与えられる。また、外部
から信号線５１８に供給されるデータが、制御信号５２
７により動作可能な状態に制御された３ステートインバ
ータ６４を介してデータバス４２に与えられ、このデー
タはデータバス４２から信号線４２４及び５１７１を介
して不揮発性メモリブロック４及びプログラマブル論理
回路９００に与えられる。この状態で外部端子から信−
）線５１６に書き込みのための高電圧が！テえられると
、アドレス信号により指定される不揮発性メモリブロッ
ク４又はプログラマブル論理回路９００の所定アドレス
における不揮発性記憶素子に上記書き込みデータが書き
込まれる。上記書き込み高電圧はＥＰＲＯＭのような単
体メモリＬＳＩに対応して１０〜２５［Ｖ］程度の書き
込み動作に充分な電圧とされる。 なお、電気的に書き込み消去可能なＥ Ｅ Ｐ ＲＯＭ
構成用不揮発性記憶素子にて上記不揮発性メモリブロッ
ク４及びプログラマブル論用１回路９００を構成する場
合には、信号線５１６を介して消去、書き込み電圧を法
えるようにしてもよいし、また、書き込み電圧や消去電
圧を内部昇圧回路で形成してもよい。 第１１図に示されるシングルチップマイクロコンピュー
タ１においても、それらに含まれる不揮発性メモリブロ
ック４及びプログラマブル論理回路９００の不揮発性記
憶素子はシンクルチップマイクロコンピュータ１もしく
はその応用システムに要求される動作仕様や機能に応し
てその論理構成が決定される。、シングルチップマイク
ロコンピュータ１のパッケージに形成されている窓から
紮外線を照射して記憶情報を消去した後に、新たに論理
情報を電気的に＠：き直すことにより、シングルチップ
マイクロコンピュータ１におけるハードウェアの一部を
担うプログラマブル論理回路９００の論理の変更や誤り
の修正、さらには不揮発性メモリブロック４に格納され
るプログラムの変更やバグに対する修正か可能になり、
シングルチップマイクロコンピュータ１はその動作仕様
や機能の変更に対して柔軟に対応することができるよう
になる。 第１３し１には上記プログラマブル論理回路９００の詳
細な一例が図示される。 第１３図において９１は不揮発性記憶素子を含んで成る
ＮＯＲアレイ、９６１〜９６３３は論理モジュール、９
４６１〜９４６３はセレクタ、９４３３３はセンスアン
プ、９４３４は書き込み回路。 ９４３１．９４３２はアドレスデコーダ、９４１はデー
タレジスタ、９４２はアドレスレジスタ、９４３５はマ
ルチプレクサである。 上記論理１モジュール９６１はＮＯＲゲート９２２、フ
リップフロップ９２］、セレクタ９２３及び９２４、出
力ドライバ９２５、ＡＮＤＮＯゲート９２２９２７で構
成される。ＮＯＲアレイ９］はそれに含まれる複数個の
不揮発性記憶素子に対する書き込みプロクラム状態に応
した論理構成を採ることができる６論理モジユール９６
１〜９６３は、ＮＯＲアレイ９１−の論理構成に従って
出力される信号に対し、セレクタ９２３，９２４の選択
動作条件やフリップフコツブ９２１の状態に応して、さ
らにその論理をプログラマフルに変更したりするもので
、Ｎ ＯＲアレイ９１と共に可変構造論理を構成する。 論理モジュール９６１〜・９６３は、信号線５１７１〜
５１７３を経由してデータバス４２及びアドレスバス４
１と間１妾的にインタフェース可能にされると供に、端
子９ ｒ＞ １−・９９３を介してシングルチップマイ
クロコンビコータ１の外部とデータを入出力することが
できるようになっている。上記制御信号５１３がローレ
ベルの場合にはデータ入出力の対象は論理モジニル９６
１〜９６３内部のフリップフロップ９２１とされ、また
、制御信号５１３がハイレベルの場合には、ＮＯＲアレ
イ９１のＮＯＲ論理を構成する不揮発性記憶素子に対す
る書き込み・読み出しが可能とされる。 制御信号５１−３がローレベルにされて上記内部デバイ
ス読み込みモートが設定されるとき、ＣＰＵ２から出力
されるアドレス信号はアドレスバス４１から信号線５１
７２に与えられる。このアドレス信号はアドレスレジス
タ９４２にセットされた後Ａ、 Ｎ Ｄゲート９５１を
介してアドレスデコーダ９４３２に供給され、このアド
レスデコーダ９４３２でデコードされる。このアドレス
デコーダ９４３２は、入力アドレス信号に応じて論理モ
ジュール９６１〜９６３の中から１つを選択したりする
選択イＬｆ号を形成する。尚、その選択レベルはハイレ
ベルとされる。７１−レスデコーダ９４３２の出力選択
信号５３１０は論理モジュールのＡＮＤゲート９２６に
供給される。このＡＮＤゲート９２６には当該動作モー
トにおいてハイレベルの北記制御信号５２２も供給され
ている。このＡＮＤゲート９２６からは、セレクタ９２
３．出ｔノ１ヘライバ９２５を介してフリップフロップ
９２１のデータが出力され、この出力データは信号線５
３１１、セレクタ９４３５を通って信号線５１７３から
データバス４２に読み出される。 −１′、記制御信号５１３かローレベルにされてト記内
部デバイス書き込みモードが設定されると、ＣＰ ｔ、
、Ｊ ２から出力されるアドレス信号が信じ線５１７２
に、そしてデータが信号線５１７】に与えられる。これ
により、データはＡＮＤゲーｈ ９５３を経由して論理
モジュールのＡＮＤゲー１−９２７に供給される。この
ＡＮＤＮＯゲート９２２当該動作モードにおいてハイレ
ベルの」１記制御信号５２３が供給されていると共に、
アドレス信号のデコード結果に応じた選択信号がアドレ
スデコーダ９４３２から供給されている。したがって、
そのアドレス信号によって指定されるフリップフロップ
９２１にＣＰＵ２の出力データが書き込み可能とされる
。 上記制御信号５１３がハイレベルにされて外部アクセス
に基づく書き込みモードが設定されると、アドレスレジ
スタ９４２の出力はＡＮＤゲー１〜９５２を介してアド
レスデコーダ９４３１に供給される。このアドレスデコ
ーダ９４３１は入力アドレス信号に応じてＮＯＲアレイ
９１．のワー１く線９８６〜９８９の何れかを選択する
。ＣＰＵ２から信号線５１７１に与えられたデータはデ
ータレジスタ９４１しこセットされ、ＡＮＤゲート９５
４を介して書き込み回路９４３４に供給される。外部か
ら書′き込み高電圧が与えられるタイミングに同期して
、書き込みデータがセレクタ９４６１〜９４６Ｈ３にｔ
ｊえられる。アドレスデコーダ９４３１のセレクタ選択
信号５３１２は入力アドレス信号に応
【−７でビン１〜
線９８１〜９８５を選択し、選択されたビット線に書き
込みデータが仔えられ、これにより、不揮発性記憶素子
への書き込みが行われる。このとき論理モジュール内部
のセレクタ９２４は信号５１３によりその出力がハイイ
ンピーダンス状態に制御され、これによって、論理モジ
ュールか１らワード線９８６〜９８９に不所望な信号が
混入されることを抑止する。 上記制御信号５１３がハイレベルにされて外部アクセス
に基づく読み出しモードが設定される場合には、書き込
みモートと同様に、アドレスデコーダ９４３１で指定さ
れたＮＯＲアレイ９１のピッ１へ線データがセレクタ９
４６１〜９４６３を経由してセンスアンプ９４３３に供
給され、セレクタ９４３５を介して信号線５１７３に読
み出される。 以」二のように外部から与えられる制御信号５】３がロ
ーレベルのときには論理モジュール９６１〜９６３内部
のフリッププロップ９２１とのデータの入出力が行われ
、また制御信号５１ｚ３がハイレベルの状態では不揮発
性記憶素Ｃで成るＮ ＯＲアレイ９１に対する外部から
のアクセスに基づく書き込み・読み出しが行われる。Ｎ
ＯＲアレイ９】に電気的に書き込み・消去可能な不揮発
性記憶素子を用いる場合には、消去回路を追加すること
により書き込みと同様の回路構成で消去動作も行うこと
ができる。 尚、プログラマブル論理回路９００の構成が変わっても
、例えばＮＯＲアレイ９１が複数個ある場合や論理モジ
ュール９６］−〜９６３の内部の論理の構造が異なる場
合、フリップフロップ９２１の個数が異なる場合、また
論理モジュール９６１〜９６３から外部端子への信号線
９９１〜９９３が存在しない場合などにおいても、シン
グルチップマイクロコンピュータの（二Ｐ Ｕ ２と外
部端−ｔからのアクセスを可能とするには本実施例同様
の構成を採用することができる。 以りの説明に従うと、第１１図に示されるシングルチッ
プマイクロコンピュータ１のプログラマブル論理回路９
００には、第６図のＰＬΔ６、第１−０図のサブプロセ
ッサ１００、更に第１３図に示される回路を可変論理構
造としての論理機能ブロックとして含めることができる
が、このプログラマブル論理回路９００と不揮発性メモ
リブロック４とは、特に制限されないが、同一アドレス
空間にリニアに配置することができる。 第１４図には、同一アドレス空間上におけるプログラマ
ブル論理回路９００と不揮発性メモリブロック４のアド
レスマツピング状態の一例が示される。第１４図に従え
ば、不揮発性メモリブロック４には、０ＯＯＯＨ〜３
Ｆ ＦＦ Ｈまでのアドレスが割り当てられ、プログラ
マブル論理回路９００には、４０００８〜７ Ｆ Ｆ
［；” Ｈまでのアドレスが割り当てられている。この
ようにプログラマブル論理回路９００と不揮発性メモリ
ブロック４を同一アドレス空間しこ配置しておくことに
より、双方に対してシングルチップマイクロコンピュー
タ１の外部から異なるアドレスを与えてやることによっ
て書き込みやテスト読み出しを行うことができる。 また、書き込み及びベリファイのためのテスト読み出し
に必要なアドレスやデータ、制御信号、タイミングなど
を、標準の甲１体Ｅ Ｐ ＲＯＭと概ね同一にすること
により、言い換えるなら、単体ＥＰＲＯＭやＥＥＩＩＲ
ＯＭをプログラムしたりするためのＥＰＲＯＭライタの
ような汎用書き込み装置の一般的な仕様に合わせておく
ことにより、その汎用書き込み装Ｗをそのまま用いて当
該シングルチップマイクロコンピュータ１に含まれる電
気的に書き込み可能な不揮発性記憶素子に対して書き込
み並びにベリファイ処理を行うことが可能になる。そし
て、制御信号５１３がハイレベルにされて外部からのア
クセスによる書き込み／読み出しモードが設定されると
き、プログラマブル論理回路９００と不揮発性メモリブ
ロック４が共通接続されているアドレスバス４１及びデ
ータバス４２は、スイッチ素子６１．６２のようなゲー
トによりＣＰＵ２から分断される。したがって、当該動
作モードにおいてシングルチップマイクロコンピュータ
Ｙは、機能上単体のＥＰＲＯＭのような不揮発性メモリ
ＬＳＩと同様に見える。言い換えルナラ、ｍ体ＥＰＲＯ
ＭやＥＥＰＲＯＭをプｏグラムしたりするためのＥＰＲ
ＯＭライタのような汎用書き込み装置にとってこれとイ
ンタフェース可能な外部端子が見えるようになる。 ＥＰＲＯＭのような電気的に書き込み可能な不揮発性半
導体記憶装置に対する書き込み及びテスト１５１２み出
しのための汎用ＥＰＲＯＭライタ１０００は、特に制限
されないが、第１図に示されるように電ｇ電圧Ｖｃｃを
供給するための電源端子Ｐｗｖｃｃ、アドレス信号を出
力するためのアドレス出力端子Ｐａｄｒｓ、データ入出
力方向を４Ｂ示するアウトプットイネーブル信号ＯＥを
出力するための制御端子Ｐｏｅ、書き込み用高電圧ＶＰ
Ｐ又は電源電圧Ｖｃｃを選択的に出力可能な端子Ｐｖｐ
ｐ、チップの選択／非選択を指示するためのチップイネ
ーブル信号ＧＥを出力するための制御端子Ｐｃｅ、読み
出しデータの入力並びに書き込みデータの出力を行うた
めのデータ入出力端ｆ−Ｐｄａｔａを備える。斯るＥ
Ｐ ＲＯＭライタ１０００において、書き込み動作時に
は、アウトプットイネーブル信号ＯＥがハイレベル、チ
ップイネーブル信号ＣＥがローレベル、そして書き込み
電圧ＶＰＰの出力端子が１２．５ ［Ｖ］のような高′
市圧にされる。一方、ベリファイのためのテスＩ〜読み
出し時には、アウトプットイネーブル信号○Ｅがローレ
ベル、チップイネーブル信号ＣＥがローレベル、そして
書き込み電圧ＶＰＰの出力端子が電源電圧Ｖｃｃに呼応
する５［■］程度の電圧にされる。 このようなＥＰＲＯＭライタと第１１図に示されるよう
なシングルチップマイクロコンピュータ１は、例えば第
１図に示されるように、両者の外部端子の数や配置の相
違に対して双方の必要な端子を接続するためのソケット
アダプタのようなアダプタ１００１を介して電気的に結
合される。 例えばこのアダプタ１００１を介してシングルチップマ
イクロコンピュータ１とＥＰＲＯＭライタ１０００とを
接続する態様の一例は第２図に示される。即ち、ＥＰＲ
ＯＭライタ１００１の制御端子Ｐ ｃ ｔ＋から出力さ
れるチップイネーブル信号ＣＥの反転信号が第９図に示
される制御信号５１３としてシングルチップマイクロコ
ンピュータ１の外部端子Ｐ９．３に与えられ、ＥＰＲＯ
Ｍライタ１０００の外部端子Ｐｖｐｐから選択的に出力
される書き込み電圧ＶＰＰ又は電源電圧Ｖｃｃが第９図
に示されるシングルチップマイクロコンピュータ１の外
部端子Ｐ、１．を介して信号線５１６に供給され、ＥＰ
ＲＯＭライタ１０００の制御端子Ｐｏｅから出力される
アウトプットイネーブル信号○Ｅの反転レベルが第９図
の制御信号５１２〕としてシングルチップマイクロコン
ピュータ１の外部端子Ｐ６．２□に与えられ、またこの
アウトプットイネーブル信号ＯＥが第９図の制御信号５
１２２としてシングルチップマイクロコンピュータ１の
外部端子Ｐ ！１１２２に与えられ、ＥＰＲＯＭライタ
１０００のアドレス出力端子Ｐａｄｒｓから出力される
アドレス信号がシングルチップマイクロコンピュータの
外部端子Ｐｓｉ’ａを介して信号線５１９に与えられる
。そしてＥ Ｐ ＲＯＭライタのデータ入出力端子Ｐｄ
ａｔａがシングルチップマイクロコンピュータ１の信号
線５１８に対応するデータ入出力端子ｐ、□８に接続さ
れ、さらにＥ Ｐ Ｒ，０Ｍライタ１０００の電源端子
Ｐｗｖｃｃがシングルチップマイクロコンピュータ１の
′１１ｉ源端子ＰｍＶ ｃＱに結合される。尚、制御信
号生成回路５゜Ｏの内部において制御信号５１２１か図
示しないインバータにより制御信号５１２２の反転レベ
ル信号とされ当該制御信号５１２２だけが直接外部端子
から与えられる構成になっている場合には当該外部端子
にアウトプットイネーブル信号○Ｅを直接与えるように
することができる。 第３図にはその他の接続態様例が示される。斯る態様に
おいては、上記アダプタ１００１−ヒの電源端子Ｐ ｗ
ｖ ｃ ｃから出力される電源電圧Ｖｃｃをハイレベ
ルの制御信号５１３としてシングルチップマイクロコン
ピュータの夕）部端子ＰＳ□、に４え、アラ１−プツト
イネーブル信号ＯＥとチップイネーブル信号ＣＥに対し
てアダプタ上でＮ ＯＲ論理を採った結果を制御信号５
１２１としてシングルチップマイクロコンピュータ１の
外部端子ｉ）Ｓ□２、に与、え、アラ１〜プツトイネー
ブル（ｉ？号ＯＥの反転レベルとチップイネーブル信号
ＣＥに対してアダプタ十でＮ ＯＲ論理を採った結果を
制御信号５１２２としてシングルチップマイクロコンピ
ュータの外部端子Ｐ １ｔｚｚに与えるようにし、その
他の接続関係は上記第２図と同様にされる。 第１５図にはデータ店°き込み及びベリファイのための
テスト読み出しに必要なタイミングチャー１−が示され
る。 」１記のようにシングルチップマイクロコンピュータ１
をＥＰＲＯＭライタｔｏｏｏに接続した状態で５ ［Ｖ
］程度の電源電圧Ｖｃｃかシングルチップマイクロコン
ピュータ１に印加されると、当該シングルチップマイク
ロコンピュータ１は動作可能になる。その後不揮発性メ
モリブロック４又はプログラマブル論理回路９００に対
して書き込みすべきアドレスのアドレス信号がＥＰＲＯ
Ｍライタ１０００から出力され、アウトグツ１ヘイネー
ブル信号ＯＥがハイレベルに保たれたままで、且つ、１
２．５ ［■］程度の書き込み高電圧ｖｐｐが出力され
、そしてチップイネーブル信渇Ｃ１５がローレベルにア
サートされる。これにより、に苫己ア１ヘレス情報で選
択される所要の不揮発性記憶素子にデータの書き込みが
開始される。チップイネーブル信号ＣＥをローレベルに
アサートする期間はＥ Ｐ ＲＯＭ構成用の不揮発性記
憶素子の特性によって決まるが、例えば１ｍ５ｅｃ程度
である。 チップイイ、−プル信号ＣＥがハイレベルにネゲートさ
れると共に、シングルチップマイクロコンピュータ１の
信号線５１６に供給されていた書き込み電圧ｖｐｐが電
源電圧Ｖ ｃ、 ｃに戻されることにより、当該書き込
みモードが終了される。 アウトジノ１〜イネーブル信号ＯＥをロー１／＜ルにア
サートし、且つ書き込みに利用したアドレス（？１号を
出力したまま、チップイネーブル信号ＣＥをローレベル
にアサートすると、当該アドレス信号で選択される不揮
発性記憶素子のデータがシンクルチップマイクロコンピ
ュータ１から出力される。この読み出しデータが書き込
みデータに一致する否かを判定することにより書き込み
動作によりデータが正常に書き込まれたか否かというヘ
リファイ処理が行われる。 このようにして必要なデータの書き込み並びにベリファ
イが行オ〕れると、シンクルチップマイクロコンピュー
タ１は、その書き込み状態によって達成される論理に依
存したデータ処理が実行可能になる。 第１６図にはマイクロプログラム制御を採用したＣ Ｐ
Ｕ ２を含むシングルチップマイクロコンピュータの
例が示される。 第１６図のシングルチップマイクロコンピュータにおい
ては、不揮発性記憶素子を含む装置としてマイクロプロ
グラム格納用のＥＰＲＯＭ（以下単にマイクロＥＰＲＯ
Ｍとも記す）６００と、複数のマクロ命令で成るような
動作プログラムを記憶するためのＥＰＲＯＭ６２４を１
つの半導体基板に有している。 ＣＦ） Ｕ ２に含まれるマイクロＥ Ｐ Ｒ○Ｍ６０
（’）は、アドレスバス４１及びデータバス４２に信
号線６５３，６５２で接続されている書き込み回路６０
１と、アドレスバス４１及びデータバス４２に信号線６
５１，６５０で接続されているテスト読み出し回路６０
３と、データバス４２に接続されている命令フェッチ回
路６０２の夫々に接続され、更に命令制御動作時に」１
記マイクロＥＰＲＯＭ６００のマイクロ命令を読み取る
ための読み出し回路６０４に接続される。読み出し回路
６０４から出力されるマイクロ命令は制御回路６０７に
与えられてデコードされ、これによって生成された制御
信号が演算回路６０５や命令フェッチ回路６０２、並び
にアドレス発生回路６０６などの動作を制御する。上記
アドレス発生回路６０６は信号線６４８を介してマクロ
命令のアドレスをアドレスバス４１に与える。このＣＰ
Ｕ２はクロック信号φに同期動作される。 不揮発性メモリブロック４は、夫４′アドレスバス４１
、データバス４２に接続された読み出し回路６２１、書
き込み回路６２２、テスト読み出し回路６２３、及びそ
れらに接続されたＥ Ｉ） ＲＯＭ６２４で構成される
。また、上記読み出し回路６２１はプロセッサ２の制御
回路６０７にも接続される。アドレスバス４１及びデー
タバス４２はクロック信号φで制御されるバスプリチャ
ージ回路６７１に信号線６５４．６５５により接続され
、更にアドレスバス４１は信号ｖ；Ａ６１２．入力回路
６０８、及び信号線６１１を介してシングルチップマイ
クロコンピュータの外部とインタフェースされる。また
、データバス４２は信号線６１４、入出力回路６０９、
並びに信号線６１３を介してシングルチップマイクロコ
ンピュータの外部とインタフェース可能にされている。 外部からの制御信号線６１０に接続された制御信号生成
回路５００の出力６３０〜６３９は、命令制御動作と、
マイクロＥＰＲＯＭ６００．ＥＰＲＯＭ６２４への書き
込みやナス１〜ＩＡ作を制御するために、上記各回路に
接続される。 −１＝、記マイクロＥ Ｐ ＲＯＭ ６００への書き込
みは。 制御信は入力線６１０に書き込みモード信号が与えられ
ることにより設定され、この状態では制御信号生成回路
５００の出力６３０〜６３９のうち、書き込み回路６０
１の制御信号６３６．入力回路６０８の制御信号６３８
．入出力回路６０９の制御信号６３９だけが有効になり
、その他の信号はネゲート状態に制御される。すなわち
、ＣＰＵ２、不揮発性メモリブロック４、及びバスプリ
チャージ回路６７１からデータバス４２及びアドレスバ
ス４Ｊ−への出力は禁止され、上記各バス４１，４２は
書き込み回路６０１を介してマイクロＥＰＲ○Ｍ６００
への書き込みだけに使用される。入力回路（４０８の外
部接続線６１１にマイクロＥＰＲＯＭ６００を構成する
不揮発性記憶素子群から所要の素子を選択するためのア
ドレス情報が与えられ、入力方向に制御された入出力回
路６０９の外部接続線６１３からは、上記アドレス情報
で選択される記憶素子への書き込みデータが与えられ、
更に制御人力線６１０に書き込み信号が与えられる。こ
れにより、外部アドレス信号で指定されたマイクロｌＥ
ＰＲＯＭ６００の所定ア１ヘレスに所要のマイクロ命令
情報が書き込まれる。 芽き込み動作が正しく行われた否かのテストは、制御入
力線６１０にマイクロＥＦＲＯＭ６００にテスト読み出
しのためのモー１〜信号が与えられることにより行われ
る。当該動作モートが設定されると、制御信号生成回路
５００の出力６３０〜６３９のうち、テスト読み出し回
路６０３の制御信号６３５．入力回路６０８の制御信号
６３８、入出力回路６０９の制御信号６３９が有効にな
る。 これにより、外部入力線６１１にアドレス信号が与えら
れ、制御入力線６１０にマイクロＥＰＲ○Ｍ６００のテ
ストス読み出しのためのモートイ、１号が与えられると
、入出力回路６０９は出力方向に制０ヤされ、選択され
たマイクロＥＰＲＯＭ６００の読み出しデータがテスト
読み出し回路６０３、接続線６５０、データバス４２、
接続線６１・ｌ、入出力回路６０９を介して外部接続線
６１３に出力される。これにより外部ではベリファイが
可能になる。 不揮発性メモリブロック４の不揮発性記憶素子群６２４
への書き込み、及びデス１−読み出しも。 上記のマイクロＥ Ｐ ＲＯＭ ＋３００の書き込み、
テスト読み出しと同様に制御信号生成回路５００からの
制御信号により書き込み回路６２２、テスト読み出し回
路６２３、入力回路６０８、及び入出力回路６０９を制
御して行う。 ノーマルモー１へ即ち命令制御動作時における半導体集
積回路の動作はクロックφに同期して例えば次のように
行われる。ＣＰＵ２のアドレス発生回路６０６で発生さ
れたアドレス情報がアドレスバス４１を介して不揮発性
メモリブロック４の読み出し回路６２１に送られると、
ＣＰＵ２の制御回路６０７からの読み出し信号線６７１
の信号に基づいて不揮発性記憶素子群６２４から所定の
マクロ命令が読み出され、データバス４２を介して命令
フェッチ回路６０２に取り込まれる。命令フェッチ回路
６０２に保持されている情報がマイクロＥＰＲＯＭ６０
０に与えられ、その情報に基づきマイクロＥＰＲＯＭ６
００がアドレシングされ、それに応じてマイクロ命令が
読み出し回路６０４に読み出される。 この読み出された情報がＣＰＵ２内部などの制御情報と
される。読み出し回路６０４で読み出されたマイタロ命
令は制御回路６０７に入力されてデコードされ、これに
基づいて演算回路６０５、アドレス発生回路６０６、命
令フェッチ回路６０２、メモリ読み出し回路６２１など
の制御が行われる。また、斯る命令制御動作では、デー
タバス４２及びアドレスバス４１は、クロック信号φに
同期して動作するバスプリチャージ回路６７１によりプ
リチャージされ、シングルチップマイクロコンピュータ
の一連の動作はＣＰ Ｕ ２に供給されるクロック信号
φに同期される。上記ＣＰＵ２のテスト読み出し回路６
０３と読み出し回路６０４の並列出力ビツト数は等しい
必要はなく、また、本実施例ではテスト読み出し回路６
０３からの並列出力ビツト数はデータバス４２のビット
数と等しくなっている。 以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。 例えば上記実施例では汎用ＥＰＲＯＭライタのような害
き込み装置にて外部から論理機能ブロックや不揮発性メ
モリブロックに書き込み可能とするシングルチップマイ
クロコンピュータの動作仕様として、外部信号５１３の
ようなモー１−信号によりシングルチップマイクロコン
ピュータを機能上単体のＥＰＲＯＭのような不揮発性メ
モリＬＳＩと同様に見えるような仕様、言い換えるなら
、汎用ＥＰＲＯＭライタのような書き込み装置にとって
これとインタフェース可能なシングルチップマイクロコ
ンピュータの外部端子が見えるような仕様とした。これ
により、シングルチップマイクロコンピュータとＥＰＲ
ＯＭライタ１０００相互における外部端子の数や配置を
専ら変更するような簡単な構成のアダプタ１００１を用
いてシングルチップマイクロコンピュータ１を汎用ＥＰ
ＲＯＭライタ１００１に接続して論理機能ブロックや不
揮発性メモリブロックに含まれる不揮発性記憶素子への
書き込みを可能とした。本発明は斯る動作仕様に限定さ
れず、通信手段もしくはインタフェース手段を備えた制
御回路をシングルチップマイクロコンピュータと汎用Ｅ
ＰＲＯＭライタとの間に介在させ、この汎用ＥＰＲＯＭ
ライタから出力される書き込みに必要な各種情報をその
インタフェース手段を介してシングルチップマイクロコ
ンピュータの所要の■／○に与え、このようにして４ｊ
えられた情報により内蔵ＣＰＵに所要の制御動作をさせ
て書き込み可能とするような動作仕様とすることもでき
る。このときＣＰＵへの書き込み動作指示は汎用ＥＰＲ
ＯＭライタから出力されるアドレス信号の一部に含める
ようにすることができる。 また、上記実施例では論理機能ブロックと不揮発性メモ
リブロックとを内部アドレスバス及び内部データバスに
共通接続したが、論理機能ブロックはその機能上必ずし
も内部アドレスバス及び内部データバスに接続しておく
必要はない。内部アドレスバス及び内部データバスに結
合しない場合には、論理機能ブロックの不揮発性記憶素
子と外部端子との間に書き込みやベリファイのためのデ
ータ及びアドレスの専用伝達経路を設けておくことがで
きる。 また、論理機能ブロックと不揮発性メモリブロックはリ
ニアな同一アドレス空間に配置しておくことに限定され
ず、異なる空間に配置しておいてもよい。この場合には
、外部から論理機能プロッりや不揮発性メモリブロック
に対して書き込みやテスト読み出しを行う場合には空間
の切換制御が必要になる。斯る空間切換は、それ専用も
しくは所定の動作モートでそのような切換のために割り
当てられる端子に、アダプタ上の簡単なスイッチにより
空間切換信号を与えるようにすることができる。 また、電気的に書き込み可能な不揮発性記憶素子に対す
る書き込み状態に応して所要の論理機能を実現し得る論
理機能ブロックのも４成、並びにソフトウェアプログラ
ムを浩えるための不揮発性メモリブロックの構成、並び
にそれらに含まれる電気的に書き込み可能な不揮発性記
憶素子の構成や、それらに対してデータを一１Ｆき込む
ための処理内容は上記実施例に限定されず適宜変更する
ことができる。 そして、上記実施例に適用したＥＰＲＯＭ構成用の電気
的に書き込み可能な不揮発性記憶素子を含むシングルチ
ップマイクロコンピュータのようなデータ処理用半導体
集積回路は必ずしも紫外線により情報を消去可能な窓付
きパンケージに封入されたものに限定されず、１回限り
の書き込みだけを許容する形式であってもよい。この場
合には。 全く同じ構造のシングルチップマイクロコンビコータを
用いこれに新たな情報を書き込んでシステムに搭載すれ
ば、システムの開発途−Ｌにおける動作仕様や機能変更
に対して構造の同じシングルチップマイクロコンピュー
タで対処することができる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
本発明はそれに限定さｔシるものではなく、各種データ
処理用゛１６導体集積回路に適用することができる。本
発明は少なくとも電気的に書き込み可能な論理機能ブロ
ック、又はこの論理機能ブロックと不揮発性メモリブロ
ックを１つの半導体基板に保有する条件のものに適用す
ることができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。 すなわち、電気的に書き込み可能な不揮発性記憶素子に
吋する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロック、又はこの論理機能ブロックと電気
的に書き込み可能な不揮発性記憶前ｒを含む不揮発性メ
モリブロック、並びにＣＰＵなどの論理動作制御ブロッ
クを１つの半導体基板に形成して成るデータ処理用半導
体集積回路に、汎用ＥＰＲＯＭライタのような書き込み
装置にて外部から上記論理機能ブロックや不揮発性メモ
リブロックの不揮発性記憶素子を書き込み可能とする動
作仕様を持たせであるから、当該データ処理用半導体集
積回路に含まれる不揮発性記憶素子に所要のデータを書
き込むときに特別な専用書き込み装置を用意する必要は
なく、汎用ＥＰＲＯＭう、（夕のような書き込み装置を
利用して書き込み並びにテスト読み出しを行うことがで
きるようになり、これによって、データ処理相半ヌ厚体
集積回路を応用したシステムのデバッグもしくは開発時
、さらには量産時などにおいて、当該ブタ処理用半導体
集積回路に含まれる不揮発性記憶素子への書き込み処理
の点で当該データ処理用゛ト導体集積回路に対する使い
勝手を向上させることができろという効果がある。 また、汎用ＥＰＲＯＭライタのような書き込み装置にて
外部から上記論理機能ブロックや不揮発性メモリブロッ
クの不揮発性記憶素子を書き込み可能とする動作仕様と
して、モード信号によりデータ処理用半導体集積回路を
機能上ＥＰＲＯＭのような不揮発性単体メモリ同様に見
える仕様、即ち、汎用ＥＰＲＯＭライタのような書き込
み装置にとってこれとインタフェース可能な外部端子が
見えるような仕様とすることにより、データ処理用半導
体集積回路と汎用書き込み装置相互間における外部端子
の数や配置構成の相違を専ら変更するような構成の簡単
なソケットアダプタのようなアダプタを用いて両者をイ
ンタフェースすることができ、不揮発性記憶素子への書
き込み処理に関し当該データ処理用半導体集積回路に対
する使い勝手を一層向上させることができるという効果
がある。 そして、論理機能ブロック及び不揮発性メモリブロック
を内部アドレスバス及び内部データバスに共通接続し、
あるいは書き込み装置とインタフェースされるべきデー
タやアドレスなどのアクセス端子を論理機能ブロックと
不揮発性メモリブロック相互間で共通化し、且つ両者を
同一アドレス空間に配置ｉ’７ しておくことにより、
書き込み装置にて外部から論理機能ブロックや不揮発性
メモリブロックを≠Ｆき込みするとき、アドレス空間切
換のための特別な処理や回路が必要とされず、アドレス
信号を変えてやるだけで論理機能ブロック及び不揮発性
メモリブロックの双方に対し共通の再き込み装置で情報
の書き込みが可能になり、この点においても使い勝手を
一層向上させることができるという効果がある。
線９８１〜９８５を選択し、選択されたビット線に書き
込みデータが仔えられ、これにより、不揮発性記憶素子
への書き込みが行われる。このとき論理モジュール内部
のセレクタ９２４は信号５１３によりその出力がハイイ
ンピーダンス状態に制御され、これによって、論理モジ
ュールか１らワード線９８６〜９８９に不所望な信号が
混入されることを抑止する。 上記制御信号５１３がハイレベルにされて外部アクセス
に基づく読み出しモードが設定される場合には、書き込
みモートと同様に、アドレスデコーダ９４３１で指定さ
れたＮＯＲアレイ９１のピッ１へ線データがセレクタ９
４６１〜９４６３を経由してセンスアンプ９４３３に供
給され、セレクタ９４３５を介して信号線５１７３に読
み出される。 以」二のように外部から与えられる制御信号５】３がロ
ーレベルのときには論理モジュール９６１〜９６３内部
のフリッププロップ９２１とのデータの入出力が行われ
、また制御信号５１ｚ３がハイレベルの状態では不揮発
性記憶素Ｃで成るＮ ＯＲアレイ９１に対する外部から
のアクセスに基づく書き込み・読み出しが行われる。Ｎ
ＯＲアレイ９】に電気的に書き込み・消去可能な不揮発
性記憶素子を用いる場合には、消去回路を追加すること
により書き込みと同様の回路構成で消去動作も行うこと
ができる。 尚、プログラマブル論理回路９００の構成が変わっても
、例えばＮＯＲアレイ９１が複数個ある場合や論理モジ
ュール９６］−〜９６３の内部の論理の構造が異なる場
合、フリップフロップ９２１の個数が異なる場合、また
論理モジュール９６１〜９６３から外部端子への信号線
９９１〜９９３が存在しない場合などにおいても、シン
グルチップマイクロコンピュータの（二Ｐ Ｕ ２と外
部端−ｔからのアクセスを可能とするには本実施例同様
の構成を採用することができる。 以りの説明に従うと、第１１図に示されるシングルチッ
プマイクロコンピュータ１のプログラマブル論理回路９
００には、第６図のＰＬΔ６、第１−０図のサブプロセ
ッサ１００、更に第１３図に示される回路を可変論理構
造としての論理機能ブロックとして含めることができる
が、このプログラマブル論理回路９００と不揮発性メモ
リブロック４とは、特に制限されないが、同一アドレス
空間にリニアに配置することができる。 第１４図には、同一アドレス空間上におけるプログラマ
ブル論理回路９００と不揮発性メモリブロック４のアド
レスマツピング状態の一例が示される。第１４図に従え
ば、不揮発性メモリブロック４には、０ＯＯＯＨ〜３
Ｆ ＦＦ Ｈまでのアドレスが割り当てられ、プログラ
マブル論理回路９００には、４０００８〜７ Ｆ Ｆ
［；” Ｈまでのアドレスが割り当てられている。この
ようにプログラマブル論理回路９００と不揮発性メモリ
ブロック４を同一アドレス空間しこ配置しておくことに
より、双方に対してシングルチップマイクロコンピュー
タ１の外部から異なるアドレスを与えてやることによっ
て書き込みやテスト読み出しを行うことができる。 また、書き込み及びベリファイのためのテスト読み出し
に必要なアドレスやデータ、制御信号、タイミングなど
を、標準の甲１体Ｅ Ｐ ＲＯＭと概ね同一にすること
により、言い換えるなら、単体ＥＰＲＯＭやＥＥＩＩＲ
ＯＭをプログラムしたりするためのＥＰＲＯＭライタの
ような汎用書き込み装置の一般的な仕様に合わせておく
ことにより、その汎用書き込み装Ｗをそのまま用いて当
該シングルチップマイクロコンピュータ１に含まれる電
気的に書き込み可能な不揮発性記憶素子に対して書き込
み並びにベリファイ処理を行うことが可能になる。そし
て、制御信号５１３がハイレベルにされて外部からのア
クセスによる書き込み／読み出しモードが設定されると
き、プログラマブル論理回路９００と不揮発性メモリブ
ロック４が共通接続されているアドレスバス４１及びデ
ータバス４２は、スイッチ素子６１．６２のようなゲー
トによりＣＰＵ２から分断される。したがって、当該動
作モードにおいてシングルチップマイクロコンピュータ
Ｙは、機能上単体のＥＰＲＯＭのような不揮発性メモリ
ＬＳＩと同様に見える。言い換えルナラ、ｍ体ＥＰＲＯ
ＭやＥＥＰＲＯＭをプｏグラムしたりするためのＥＰＲ
ＯＭライタのような汎用書き込み装置にとってこれとイ
ンタフェース可能な外部端子が見えるようになる。 ＥＰＲＯＭのような電気的に書き込み可能な不揮発性半
導体記憶装置に対する書き込み及びテスト１５１２み出
しのための汎用ＥＰＲＯＭライタ１０００は、特に制限
されないが、第１図に示されるように電ｇ電圧Ｖｃｃを
供給するための電源端子Ｐｗｖｃｃ、アドレス信号を出
力するためのアドレス出力端子Ｐａｄｒｓ、データ入出
力方向を４Ｂ示するアウトプットイネーブル信号ＯＥを
出力するための制御端子Ｐｏｅ、書き込み用高電圧ＶＰ
Ｐ又は電源電圧Ｖｃｃを選択的に出力可能な端子Ｐｖｐ
ｐ、チップの選択／非選択を指示するためのチップイネ
ーブル信号ＧＥを出力するための制御端子Ｐｃｅ、読み
出しデータの入力並びに書き込みデータの出力を行うた
めのデータ入出力端ｆ−Ｐｄａｔａを備える。斯るＥ
Ｐ ＲＯＭライタ１０００において、書き込み動作時に
は、アウトプットイネーブル信号ＯＥがハイレベル、チ
ップイネーブル信号ＣＥがローレベル、そして書き込み
電圧ＶＰＰの出力端子が１２．５ ［Ｖ］のような高′
市圧にされる。一方、ベリファイのためのテスＩ〜読み
出し時には、アウトプットイネーブル信号○Ｅがローレ
ベル、チップイネーブル信号ＣＥがローレベル、そして
書き込み電圧ＶＰＰの出力端子が電源電圧Ｖｃｃに呼応
する５［■］程度の電圧にされる。 このようなＥＰＲＯＭライタと第１１図に示されるよう
なシングルチップマイクロコンピュータ１は、例えば第
１図に示されるように、両者の外部端子の数や配置の相
違に対して双方の必要な端子を接続するためのソケット
アダプタのようなアダプタ１００１を介して電気的に結
合される。 例えばこのアダプタ１００１を介してシングルチップマ
イクロコンピュータ１とＥＰＲＯＭライタ１０００とを
接続する態様の一例は第２図に示される。即ち、ＥＰＲ
ＯＭライタ１００１の制御端子Ｐ ｃ ｔ＋から出力さ
れるチップイネーブル信号ＣＥの反転信号が第９図に示
される制御信号５１３としてシングルチップマイクロコ
ンピュータ１の外部端子Ｐ９．３に与えられ、ＥＰＲＯ
Ｍライタ１０００の外部端子Ｐｖｐｐから選択的に出力
される書き込み電圧ＶＰＰ又は電源電圧Ｖｃｃが第９図
に示されるシングルチップマイクロコンピュータ１の外
部端子Ｐ、１．を介して信号線５１６に供給され、ＥＰ
ＲＯＭライタ１０００の制御端子Ｐｏｅから出力される
アウトプットイネーブル信号○Ｅの反転レベルが第９図
の制御信号５１２〕としてシングルチップマイクロコン
ピュータ１の外部端子Ｐ６．２□に与えられ、またこの
アウトプットイネーブル信号ＯＥが第９図の制御信号５
１２２としてシングルチップマイクロコンピュータ１の
外部端子Ｐ ！１１２２に与えられ、ＥＰＲＯＭライタ
１０００のアドレス出力端子Ｐａｄｒｓから出力される
アドレス信号がシングルチップマイクロコンピュータの
外部端子Ｐｓｉ’ａを介して信号線５１９に与えられる
。そしてＥ Ｐ ＲＯＭライタのデータ入出力端子Ｐｄ
ａｔａがシングルチップマイクロコンピュータ１の信号
線５１８に対応するデータ入出力端子ｐ、□８に接続さ
れ、さらにＥ Ｐ Ｒ，０Ｍライタ１０００の電源端子
Ｐｗｖｃｃがシングルチップマイクロコンピュータ１の
′１１ｉ源端子ＰｍＶ ｃＱに結合される。尚、制御信
号生成回路５゜Ｏの内部において制御信号５１２１か図
示しないインバータにより制御信号５１２２の反転レベ
ル信号とされ当該制御信号５１２２だけが直接外部端子
から与えられる構成になっている場合には当該外部端子
にアウトプットイネーブル信号○Ｅを直接与えるように
することができる。 第３図にはその他の接続態様例が示される。斯る態様に
おいては、上記アダプタ１００１−ヒの電源端子Ｐ ｗ
ｖ ｃ ｃから出力される電源電圧Ｖｃｃをハイレベ
ルの制御信号５１３としてシングルチップマイクロコン
ピュータの夕）部端子ＰＳ□、に４え、アラ１−プツト
イネーブル信号ＯＥとチップイネーブル信号ＣＥに対し
てアダプタ上でＮ ＯＲ論理を採った結果を制御信号５
１２１としてシングルチップマイクロコンピュータ１の
外部端子ｉ）Ｓ□２、に与、え、アラ１〜プツトイネー
ブル（ｉ？号ＯＥの反転レベルとチップイネーブル信号
ＣＥに対してアダプタ十でＮ ＯＲ論理を採った結果を
制御信号５１２２としてシングルチップマイクロコンピ
ュータの外部端子Ｐ １ｔｚｚに与えるようにし、その
他の接続関係は上記第２図と同様にされる。 第１５図にはデータ店°き込み及びベリファイのための
テスト読み出しに必要なタイミングチャー１−が示され
る。 」１記のようにシングルチップマイクロコンピュータ１
をＥＰＲＯＭライタｔｏｏｏに接続した状態で５ ［Ｖ
］程度の電源電圧Ｖｃｃかシングルチップマイクロコン
ピュータ１に印加されると、当該シングルチップマイク
ロコンピュータ１は動作可能になる。その後不揮発性メ
モリブロック４又はプログラマブル論理回路９００に対
して書き込みすべきアドレスのアドレス信号がＥＰＲＯ
Ｍライタ１０００から出力され、アウトグツ１ヘイネー
ブル信号ＯＥがハイレベルに保たれたままで、且つ、１
２．５ ［■］程度の書き込み高電圧ｖｐｐが出力され
、そしてチップイネーブル信渇Ｃ１５がローレベルにア
サートされる。これにより、に苫己ア１ヘレス情報で選
択される所要の不揮発性記憶素子にデータの書き込みが
開始される。チップイネーブル信号ＣＥをローレベルに
アサートする期間はＥ Ｐ ＲＯＭ構成用の不揮発性記
憶素子の特性によって決まるが、例えば１ｍ５ｅｃ程度
である。 チップイイ、−プル信号ＣＥがハイレベルにネゲートさ
れると共に、シングルチップマイクロコンピュータ１の
信号線５１６に供給されていた書き込み電圧ｖｐｐが電
源電圧Ｖ ｃ、 ｃに戻されることにより、当該書き込
みモードが終了される。 アウトジノ１〜イネーブル信号ＯＥをロー１／＜ルにア
サートし、且つ書き込みに利用したアドレス（？１号を
出力したまま、チップイネーブル信号ＣＥをローレベル
にアサートすると、当該アドレス信号で選択される不揮
発性記憶素子のデータがシンクルチップマイクロコンピ
ュータ１から出力される。この読み出しデータが書き込
みデータに一致する否かを判定することにより書き込み
動作によりデータが正常に書き込まれたか否かというヘ
リファイ処理が行われる。 このようにして必要なデータの書き込み並びにベリファ
イが行オ〕れると、シンクルチップマイクロコンピュー
タ１は、その書き込み状態によって達成される論理に依
存したデータ処理が実行可能になる。 第１６図にはマイクロプログラム制御を採用したＣ Ｐ
Ｕ ２を含むシングルチップマイクロコンピュータの
例が示される。 第１６図のシングルチップマイクロコンピュータにおい
ては、不揮発性記憶素子を含む装置としてマイクロプロ
グラム格納用のＥＰＲＯＭ（以下単にマイクロＥＰＲＯ
Ｍとも記す）６００と、複数のマクロ命令で成るような
動作プログラムを記憶するためのＥＰＲＯＭ６２４を１
つの半導体基板に有している。 ＣＦ） Ｕ ２に含まれるマイクロＥ Ｐ Ｒ○Ｍ６０
（’）は、アドレスバス４１及びデータバス４２に信
号線６５３，６５２で接続されている書き込み回路６０
１と、アドレスバス４１及びデータバス４２に信号線６
５１，６５０で接続されているテスト読み出し回路６０
３と、データバス４２に接続されている命令フェッチ回
路６０２の夫々に接続され、更に命令制御動作時に」１
記マイクロＥＰＲＯＭ６００のマイクロ命令を読み取る
ための読み出し回路６０４に接続される。読み出し回路
６０４から出力されるマイクロ命令は制御回路６０７に
与えられてデコードされ、これによって生成された制御
信号が演算回路６０５や命令フェッチ回路６０２、並び
にアドレス発生回路６０６などの動作を制御する。上記
アドレス発生回路６０６は信号線６４８を介してマクロ
命令のアドレスをアドレスバス４１に与える。このＣＰ
Ｕ２はクロック信号φに同期動作される。 不揮発性メモリブロック４は、夫４′アドレスバス４１
、データバス４２に接続された読み出し回路６２１、書
き込み回路６２２、テスト読み出し回路６２３、及びそ
れらに接続されたＥ Ｉ） ＲＯＭ６２４で構成される
。また、上記読み出し回路６２１はプロセッサ２の制御
回路６０７にも接続される。アドレスバス４１及びデー
タバス４２はクロック信号φで制御されるバスプリチャ
ージ回路６７１に信号線６５４．６５５により接続され
、更にアドレスバス４１は信号ｖ；Ａ６１２．入力回路
６０８、及び信号線６１１を介してシングルチップマイ
クロコンピュータの外部とインタフェースされる。また
、データバス４２は信号線６１４、入出力回路６０９、
並びに信号線６１３を介してシングルチップマイクロコ
ンピュータの外部とインタフェース可能にされている。 外部からの制御信号線６１０に接続された制御信号生成
回路５００の出力６３０〜６３９は、命令制御動作と、
マイクロＥＰＲＯＭ６００．ＥＰＲＯＭ６２４への書き
込みやナス１〜ＩＡ作を制御するために、上記各回路に
接続される。 −１＝、記マイクロＥ Ｐ ＲＯＭ ６００への書き込
みは。 制御信は入力線６１０に書き込みモード信号が与えられ
ることにより設定され、この状態では制御信号生成回路
５００の出力６３０〜６３９のうち、書き込み回路６０
１の制御信号６３６．入力回路６０８の制御信号６３８
．入出力回路６０９の制御信号６３９だけが有効になり
、その他の信号はネゲート状態に制御される。すなわち
、ＣＰＵ２、不揮発性メモリブロック４、及びバスプリ
チャージ回路６７１からデータバス４２及びアドレスバ
ス４Ｊ−への出力は禁止され、上記各バス４１，４２は
書き込み回路６０１を介してマイクロＥＰＲ○Ｍ６００
への書き込みだけに使用される。入力回路（４０８の外
部接続線６１１にマイクロＥＰＲＯＭ６００を構成する
不揮発性記憶素子群から所要の素子を選択するためのア
ドレス情報が与えられ、入力方向に制御された入出力回
路６０９の外部接続線６１３からは、上記アドレス情報
で選択される記憶素子への書き込みデータが与えられ、
更に制御人力線６１０に書き込み信号が与えられる。こ
れにより、外部アドレス信号で指定されたマイクロｌＥ
ＰＲＯＭ６００の所定ア１ヘレスに所要のマイクロ命令
情報が書き込まれる。 芽き込み動作が正しく行われた否かのテストは、制御入
力線６１０にマイクロＥＦＲＯＭ６００にテスト読み出
しのためのモー１〜信号が与えられることにより行われ
る。当該動作モートが設定されると、制御信号生成回路
５００の出力６３０〜６３９のうち、テスト読み出し回
路６０３の制御信号６３５．入力回路６０８の制御信号
６３８、入出力回路６０９の制御信号６３９が有効にな
る。 これにより、外部入力線６１１にアドレス信号が与えら
れ、制御入力線６１０にマイクロＥＰＲ○Ｍ６００のテ
ストス読み出しのためのモートイ、１号が与えられると
、入出力回路６０９は出力方向に制０ヤされ、選択され
たマイクロＥＰＲＯＭ６００の読み出しデータがテスト
読み出し回路６０３、接続線６５０、データバス４２、
接続線６１・ｌ、入出力回路６０９を介して外部接続線
６１３に出力される。これにより外部ではベリファイが
可能になる。 不揮発性メモリブロック４の不揮発性記憶素子群６２４
への書き込み、及びデス１−読み出しも。 上記のマイクロＥ Ｐ ＲＯＭ ＋３００の書き込み、
テスト読み出しと同様に制御信号生成回路５００からの
制御信号により書き込み回路６２２、テスト読み出し回
路６２３、入力回路６０８、及び入出力回路６０９を制
御して行う。 ノーマルモー１へ即ち命令制御動作時における半導体集
積回路の動作はクロックφに同期して例えば次のように
行われる。ＣＰＵ２のアドレス発生回路６０６で発生さ
れたアドレス情報がアドレスバス４１を介して不揮発性
メモリブロック４の読み出し回路６２１に送られると、
ＣＰＵ２の制御回路６０７からの読み出し信号線６７１
の信号に基づいて不揮発性記憶素子群６２４から所定の
マクロ命令が読み出され、データバス４２を介して命令
フェッチ回路６０２に取り込まれる。命令フェッチ回路
６０２に保持されている情報がマイクロＥＰＲＯＭ６０
０に与えられ、その情報に基づきマイクロＥＰＲＯＭ６
００がアドレシングされ、それに応じてマイクロ命令が
読み出し回路６０４に読み出される。 この読み出された情報がＣＰＵ２内部などの制御情報と
される。読み出し回路６０４で読み出されたマイタロ命
令は制御回路６０７に入力されてデコードされ、これに
基づいて演算回路６０５、アドレス発生回路６０６、命
令フェッチ回路６０２、メモリ読み出し回路６２１など
の制御が行われる。また、斯る命令制御動作では、デー
タバス４２及びアドレスバス４１は、クロック信号φに
同期して動作するバスプリチャージ回路６７１によりプ
リチャージされ、シングルチップマイクロコンピュータ
の一連の動作はＣＰ Ｕ ２に供給されるクロック信号
φに同期される。上記ＣＰＵ２のテスト読み出し回路６
０３と読み出し回路６０４の並列出力ビツト数は等しい
必要はなく、また、本実施例ではテスト読み出し回路６
０３からの並列出力ビツト数はデータバス４２のビット
数と等しくなっている。 以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なくその要旨を逸脱しない範囲において種々変更するこ
とができる。 例えば上記実施例では汎用ＥＰＲＯＭライタのような害
き込み装置にて外部から論理機能ブロックや不揮発性メ
モリブロックに書き込み可能とするシングルチップマイ
クロコンピュータの動作仕様として、外部信号５１３の
ようなモー１−信号によりシングルチップマイクロコン
ピュータを機能上単体のＥＰＲＯＭのような不揮発性メ
モリＬＳＩと同様に見えるような仕様、言い換えるなら
、汎用ＥＰＲＯＭライタのような書き込み装置にとって
これとインタフェース可能なシングルチップマイクロコ
ンピュータの外部端子が見えるような仕様とした。これ
により、シングルチップマイクロコンピュータとＥＰＲ
ＯＭライタ１０００相互における外部端子の数や配置を
専ら変更するような簡単な構成のアダプタ１００１を用
いてシングルチップマイクロコンピュータ１を汎用ＥＰ
ＲＯＭライタ１００１に接続して論理機能ブロックや不
揮発性メモリブロックに含まれる不揮発性記憶素子への
書き込みを可能とした。本発明は斯る動作仕様に限定さ
れず、通信手段もしくはインタフェース手段を備えた制
御回路をシングルチップマイクロコンピュータと汎用Ｅ
ＰＲＯＭライタとの間に介在させ、この汎用ＥＰＲＯＭ
ライタから出力される書き込みに必要な各種情報をその
インタフェース手段を介してシングルチップマイクロコ
ンピュータの所要の■／○に与え、このようにして４ｊ
えられた情報により内蔵ＣＰＵに所要の制御動作をさせ
て書き込み可能とするような動作仕様とすることもでき
る。このときＣＰＵへの書き込み動作指示は汎用ＥＰＲ
ＯＭライタから出力されるアドレス信号の一部に含める
ようにすることができる。 また、上記実施例では論理機能ブロックと不揮発性メモ
リブロックとを内部アドレスバス及び内部データバスに
共通接続したが、論理機能ブロックはその機能上必ずし
も内部アドレスバス及び内部データバスに接続しておく
必要はない。内部アドレスバス及び内部データバスに結
合しない場合には、論理機能ブロックの不揮発性記憶素
子と外部端子との間に書き込みやベリファイのためのデ
ータ及びアドレスの専用伝達経路を設けておくことがで
きる。 また、論理機能ブロックと不揮発性メモリブロックはリ
ニアな同一アドレス空間に配置しておくことに限定され
ず、異なる空間に配置しておいてもよい。この場合には
、外部から論理機能プロッりや不揮発性メモリブロック
に対して書き込みやテスト読み出しを行う場合には空間
の切換制御が必要になる。斯る空間切換は、それ専用も
しくは所定の動作モートでそのような切換のために割り
当てられる端子に、アダプタ上の簡単なスイッチにより
空間切換信号を与えるようにすることができる。 また、電気的に書き込み可能な不揮発性記憶素子に対す
る書き込み状態に応して所要の論理機能を実現し得る論
理機能ブロックのも４成、並びにソフトウェアプログラ
ムを浩えるための不揮発性メモリブロックの構成、並び
にそれらに含まれる電気的に書き込み可能な不揮発性記
憶素子の構成や、それらに対してデータを一１Ｆき込む
ための処理内容は上記実施例に限定されず適宜変更する
ことができる。 そして、上記実施例に適用したＥＰＲＯＭ構成用の電気
的に書き込み可能な不揮発性記憶素子を含むシングルチ
ップマイクロコンピュータのようなデータ処理用半導体
集積回路は必ずしも紫外線により情報を消去可能な窓付
きパンケージに封入されたものに限定されず、１回限り
の書き込みだけを許容する形式であってもよい。この場
合には。 全く同じ構造のシングルチップマイクロコンビコータを
用いこれに新たな情報を書き込んでシステムに搭載すれ
ば、システムの開発途−Ｌにおける動作仕様や機能変更
に対して構造の同じシングルチップマイクロコンピュー
タで対処することができる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
本発明はそれに限定さｔシるものではなく、各種データ
処理用゛１６導体集積回路に適用することができる。本
発明は少なくとも電気的に書き込み可能な論理機能ブロ
ック、又はこの論理機能ブロックと不揮発性メモリブロ
ックを１つの半導体基板に保有する条件のものに適用す
ることができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。 すなわち、電気的に書き込み可能な不揮発性記憶素子に
吋する書き込み状態に応じて所要の論理機能を実現し得
る論理機能ブロック、又はこの論理機能ブロックと電気
的に書き込み可能な不揮発性記憶前ｒを含む不揮発性メ
モリブロック、並びにＣＰＵなどの論理動作制御ブロッ
クを１つの半導体基板に形成して成るデータ処理用半導
体集積回路に、汎用ＥＰＲＯＭライタのような書き込み
装置にて外部から上記論理機能ブロックや不揮発性メモ
リブロックの不揮発性記憶素子を書き込み可能とする動
作仕様を持たせであるから、当該データ処理用半導体集
積回路に含まれる不揮発性記憶素子に所要のデータを書
き込むときに特別な専用書き込み装置を用意する必要は
なく、汎用ＥＰＲＯＭう、（夕のような書き込み装置を
利用して書き込み並びにテスト読み出しを行うことがで
きるようになり、これによって、データ処理相半ヌ厚体
集積回路を応用したシステムのデバッグもしくは開発時
、さらには量産時などにおいて、当該ブタ処理用半導体
集積回路に含まれる不揮発性記憶素子への書き込み処理
の点で当該データ処理用゛ト導体集積回路に対する使い
勝手を向上させることができろという効果がある。 また、汎用ＥＰＲＯＭライタのような書き込み装置にて
外部から上記論理機能ブロックや不揮発性メモリブロッ
クの不揮発性記憶素子を書き込み可能とする動作仕様と
して、モード信号によりデータ処理用半導体集積回路を
機能上ＥＰＲＯＭのような不揮発性単体メモリ同様に見
える仕様、即ち、汎用ＥＰＲＯＭライタのような書き込
み装置にとってこれとインタフェース可能な外部端子が
見えるような仕様とすることにより、データ処理用半導
体集積回路と汎用書き込み装置相互間における外部端子
の数や配置構成の相違を専ら変更するような構成の簡単
なソケットアダプタのようなアダプタを用いて両者をイ
ンタフェースすることができ、不揮発性記憶素子への書
き込み処理に関し当該データ処理用半導体集積回路に対
する使い勝手を一層向上させることができるという効果
がある。 そして、論理機能ブロック及び不揮発性メモリブロック
を内部アドレスバス及び内部データバスに共通接続し、
あるいは書き込み装置とインタフェースされるべきデー
タやアドレスなどのアクセス端子を論理機能ブロックと
不揮発性メモリブロック相互間で共通化し、且つ両者を
同一アドレス空間に配置ｉ’７ しておくことにより、
書き込み装置にて外部から論理機能ブロックや不揮発性
メモリブロックを≠Ｆき込みするとき、アドレス空間切
換のための特別な処理や回路が必要とされず、アドレス
信号を変えてやるだけで論理機能ブロック及び不揮発性
メモリブロックの双方に対し共通の再き込み装置で情報
の書き込みが可能になり、この点においても使い勝手を
一層向上させることができるという効果がある。
第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータをアダプタを介して汎用ＥＰＲＯＭライ
タで書き込み／テスト読み出しを行う場合におけるそれ
らの外観を示す斜視図。 第２図はシングルチップマイクロコンピュータと汎用Ｅ
ＰＲＯＭライタをアダプタで接続する態様の一例を示す
説明図、 第３図はシングルチップマイクロコンピュータと汎用Ｅ
ＰＲＯＭライタをアダプタで接続する態様の他の例を示
す説明図、 第４図はシングルチップマイクロコンピュータの一例を
示すブロック図、 第５図は論理機能ブロックの一例であるＩ） Ｌ Ａの
構成を中心とした他のシングルチップマイクロコンピュ
ータのブロック図、 第６図は第５図のＰ Ｌ ＡにおけるＡＮＤ面の一例を
示す回路図、 第７図は第５図のＰ Ｌ ＡにおけるＯＲ面の一例を示
す回路図。 第８図（Ａ）〜（Ｄ）は第５図に示されるシングルチッ
プマイクロコンピュータにおけるＰ Ｌ ＡとＩｌｏに
着目した場合の動作態様説明図、第９図は論理機能ブロ
ックの一例であるサブプロセッサを備えたシングルチッ
プマイクロコンピュータのブロック図、 第１０図は第９図に示されるサブプロセッサの一例を示
すブロック図、 第１１図は不揮発性メモリブロックの一例としてＥＰＲ
ＯＭ化したプログラムメモリを備えたシングルチップマ
イクロコンピュータのブロック図、第１２図は第１１図
のシングルチップマイクロコンピュータに含まれる制御
信号生成回路の一例を示す論理図、 第１３図は１論理機能ブロックの詳細な一例を示すブロ
ック図、 第１４図は論理機能ブロックと不揮発性メモリブロック
のアドレスマツピング状フフの一例を示す説明図、 第１５図は第１１図に示されるシングルチップマイクロ
コンピュータにおいてそれに含まれる論理機能ブロック
と不揮発性メモリブロックレこ対するデータ芹き込み及
びヘリファイのためのテスト読み出し動作に必要なタイ
ミングの一例を示すタイミンクチャー１−１ 第１６図はマイクロプログラム制御を採用したシングル
チップマイクロコンピュータの例を示すブロック図であ
る。 ｌ・・・シングルチップマイクロコンピュータ、２・・
・ＣＰ Ｕ、４ ・不揮発性メモリブロック、５・・プ
ロセッサ、６・１〕■、Ａ、７ （７ａ、７ｂ、７ｃ
）・・１／○、２０・・Ａ Ｎ ０面、２１ ・ＯＲ面
、４１・・７１へレスバス、４２・・データバス、９１
・Ｎ○Ｒアレイ、５００・・・制御信号生成論理、５１
３・・制御信号、９００・プログラマブル論理回路、１
０００−汎用ＥＰＲＯＭライ’ｊ、Ｌ ＯＯ］・・７ダ
プタ。 第 図 第 図 第 図 一層 り、 − 第 図 ／ ／ 第 図 第 図 ＡｏＡ＋ ２Ａ３ 第 図 ｐ Ａ。 △ 第 図 第 図 第 ■ 図 第 図 第 ２５Ａ 第 図 第 図 第 図
ロコンピュータをアダプタを介して汎用ＥＰＲＯＭライ
タで書き込み／テスト読み出しを行う場合におけるそれ
らの外観を示す斜視図。 第２図はシングルチップマイクロコンピュータと汎用Ｅ
ＰＲＯＭライタをアダプタで接続する態様の一例を示す
説明図、 第３図はシングルチップマイクロコンピュータと汎用Ｅ
ＰＲＯＭライタをアダプタで接続する態様の他の例を示
す説明図、 第４図はシングルチップマイクロコンピュータの一例を
示すブロック図、 第５図は論理機能ブロックの一例であるＩ） Ｌ Ａの
構成を中心とした他のシングルチップマイクロコンピュ
ータのブロック図、 第６図は第５図のＰ Ｌ ＡにおけるＡＮＤ面の一例を
示す回路図、 第７図は第５図のＰ Ｌ ＡにおけるＯＲ面の一例を示
す回路図。 第８図（Ａ）〜（Ｄ）は第５図に示されるシングルチッ
プマイクロコンピュータにおけるＰ Ｌ ＡとＩｌｏに
着目した場合の動作態様説明図、第９図は論理機能ブロ
ックの一例であるサブプロセッサを備えたシングルチッ
プマイクロコンピュータのブロック図、 第１０図は第９図に示されるサブプロセッサの一例を示
すブロック図、 第１１図は不揮発性メモリブロックの一例としてＥＰＲ
ＯＭ化したプログラムメモリを備えたシングルチップマ
イクロコンピュータのブロック図、第１２図は第１１図
のシングルチップマイクロコンピュータに含まれる制御
信号生成回路の一例を示す論理図、 第１３図は１論理機能ブロックの詳細な一例を示すブロ
ック図、 第１４図は論理機能ブロックと不揮発性メモリブロック
のアドレスマツピング状フフの一例を示す説明図、 第１５図は第１１図に示されるシングルチップマイクロ
コンピュータにおいてそれに含まれる論理機能ブロック
と不揮発性メモリブロックレこ対するデータ芹き込み及
びヘリファイのためのテスト読み出し動作に必要なタイ
ミングの一例を示すタイミンクチャー１−１ 第１６図はマイクロプログラム制御を採用したシングル
チップマイクロコンピュータの例を示すブロック図であ
る。 ｌ・・・シングルチップマイクロコンピュータ、２・・
・ＣＰ Ｕ、４ ・不揮発性メモリブロック、５・・プ
ロセッサ、６・１〕■、Ａ、７ （７ａ、７ｂ、７ｃ
）・・１／○、２０・・Ａ Ｎ ０面、２１ ・ＯＲ面
、４１・・７１へレスバス、４２・・データバス、９１
・Ｎ○Ｒアレイ、５００・・・制御信号生成論理、５１
３・・制御信号、９００・プログラマブル論理回路、１
０００−汎用ＥＰＲＯＭライ’ｊ、Ｌ ＯＯ］・・７ダ
プタ。 第 図 第 図 第 図 一層 り、 − 第 図 ／ ／ 第 図 第 図 ＡｏＡ＋ ２Ａ３ 第 図 ｐ Ａ。 △ 第 図 第 図 第 ■ 図 第 図 第 ２５Ａ 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、電気的に書き込み可能な不揮発性記憶素子に対する
書き込み状態に応じて所要の論理機能を実現し得る論理
機能ブロックとこの論理機能ブロックを利用して論理動
作を実行させる論理動作制御ブロックとを１つの半導体
基板に形成して成るデータ処理用半導体集積回路であっ
て、電気的に書き込み可能な不揮発性半導体記憶装置の
ための書き込み装置にて外部から上記論理機能ブロック
の不揮発性記憶素子を書き込み可能とする動作仕様を持
つデータ処理用半導体集積回路。 ２、上記書き込み装置による書き込み動作を指定するた
めのモード端子を備え、このモード端子から書き込み動
作モードが指定されることにより、所定の外部端子を論
理機能ブロックの不揮発性記憶素子に対するアクセス端
子として割り付け制御する制御手段を含む請求項１記載
のデータ処理用半導体集積回路。 ３、上記論理動作制御ブロックはＣＰＵであり、このＣ
ＰＵを動作させるプログラムを電気的に書き込み可能な
不揮発性記憶素子に格納可能な不揮発性メモリブロック
を含み、この不揮発性メモリブロックに対しても上記書
き込み装置にて外部から書き込み可能とする動作仕様を
持つ請求項１記載のデータ処理用半導体集積回路。 ４、上記書き込み装置による書き込み動作を指定するた
めのモード端子を備え、この端子を介して書き込み動作
モードが指定されることにより、所定の外部端子を論理
機能ブロック及び不揮発性メモリブロックの不揮発性記
憶素子に対する共通のアクセス端子として割り付け制御
する制御手段を含む請求項３記載のデータ処理用半導体
集積回路。 ５、上記アクセス端子は、書き込み装置のアドレス出力
端子、制御信号出力端子、及びデータ入出力端子とイン
タフェース可能な端子とされ、アダプタを介して書き込
み装置に結合可能とされる請求項２又は４記載のデータ
処理用半導体集積回路。 ６、上記論理機能ブロックと不揮発性メモリブロックと
は内部アドレスバス及び内部データバスを共有し、且つ
同一アドレス空間に配置されて成る請求項５記載のデー
タ処理用半導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235919A JPH0283676A (ja) | 1988-09-20 | 1988-09-20 | データ処理用半導体集積回路 |
| KR1019890012405A KR0136379B1 (ko) | 1988-09-20 | 1989-08-30 | 데이타 처리시스템의 개발방법 및 데이타 처리용 반도체 집적회로 |
| EP89117257A EP0364743B1 (en) | 1988-09-20 | 1989-09-18 | Development method of data processing system |
| DE68928074T DE68928074T2 (de) | 1988-09-20 | 1989-09-18 | Entwicklungsverfahren für ein Datenverarbeitungssystem |
| US08/102,156 US5511211A (en) | 1988-08-31 | 1993-08-04 | Method for flexibly developing a data processing system comprising rewriting instructions in non-volatile memory elements after function check indicates failure of required functions |
| KR1019940021370A KR0136355B1 (ko) | 1988-09-20 | 1994-08-29 | 데이타처리시스템의 개발방법 및 데이타처리용 반도체집적회로 |
| HK98102614A HK1003581A1 (en) | 1988-09-20 | 1998-03-27 | Development method of data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235919A JPH0283676A (ja) | 1988-09-20 | 1988-09-20 | データ処理用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283676A true JPH0283676A (ja) | 1990-03-23 |
Family
ID=16993183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235919A Pending JPH0283676A (ja) | 1988-08-31 | 1988-09-20 | データ処理用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283676A (ja) |
-
1988
- 1988-09-20 JP JP63235919A patent/JPH0283676A/ja active Pending
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