JPH063414A - 疑似ｌｓｉ装置及びそれを用いたデバッグ装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＬＳＩ（大規模集積回路）の開発
などにおいて用いられる疑似ＬＳＩ装置、及び疑似ＬＳ
Ｉ装置を用いたエミュレーション装置に関し、装置本体
から切り離した場合であっても回路データが消滅するこ
となく疑似ＬＳＩを構成することを可能にすることを目
的とする。 【構成】 回路データが書き込まれることによって疑似
ＬＳＩを構成するプログラマブル・ゲートアレイからな
る疑似動作部１２と、外部からダウンロードされる回路
データを格納するための不揮発性記憶部１１と、不揮発
性記憶部１１に格納された回路データを疑似動作部１２
に転送するための転送部１３と、電源部１４とを備え、
これらが一体的に設けられて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路）の開発などにおいて用いられる疑似ＬＳＩ装置、及
び疑似ＬＳＩ装置を用いたデバッグ装置に関する。以
下、この疑似ＬＳＩ装置を用いたデバッグ装置をエミュ
レーション装置と呼ぶ。

【０００２】近年において、ＬＳＩ開発における開発期
間の短縮及び開発効率の向上のために、ＬＳＩの製作前
にエミュレーション装置によって疑似ＬＳＩを作成し、
これをターゲット装置（実機）に接続してハードウエア
の動作確認を実施することが提案されている。

【０００３】ハードウエアの動作確認がある程度進展す
ると、それと並行してファームウエアの動作確認を行
い、またファームウエアの動作確認が終了するとソフト
ウエアの動作確認とシステム全体の評価試験などを行う
こととなるため、複数の疑似ＬＳＩ装置又はエミュレー
ション装置が要望されることとなる。

【０００４】

【従来の技術】図１７は従来のエミュレーション装置１
ｊのブロック図である。従来において、エミュレーショ
ン装置１ｊは装置本体２ｊ及び疑似ＬＳＩ装置３ｊから
構成されている。

【０００５】装置本体２ｊは、ＭＰＵ（マイクロプロセ
ッサユニット）、Ｒ／Ｗコントローラ、メモリなどから
なっており、図示しないホストコンピュータなどから転
送されてきた回路データ（ネットリスト）を疑似ＬＳＩ
装置３ｊにダウンロードする。

【０００６】疑似ＬＳＩ装置３ｊは、疑似ＬＳＩの規模
に応じたゲート数のＦＰＧＡ（Field Programmable Gat
e Array)１２’を有している。ＦＰＧＡ１２’は、例え
ばＳＲＡＭ（スタティク・ランダム・アクセス・メモ
リ）を内蔵しており、ＳＲＡＭに回路データが書き込ま
れることによって特定のハード回路を有した疑似ＬＳＩ
が構成される。したがって、装置本体２ｊからダウンロ
ードされた回路データはＳＲＡＭに書き込まれ、それに
応じた疑似ＬＳＩが構成される。ＦＰＧＡ１２’を複数
個有している場合には、必要に応じてアドレスデコーダ
などが設けられる。

【０００７】回路データがダウンロードされた疑似ＬＳ
Ｉ装置３ｊは、種々のターゲット装置（又はターゲット
ボード）７に接続され、疑似ＬＳＩ装置３ｊ自体のハー
ドウエアの動作確認、ターゲット装置７の試験、デバッ
グ、評価などが行われる。

【０００８】また、ＦＰＧＡ１２’は、ＶＬＳＩチップ
やＡＳＩＣ装置などの設計した内部回路を実物の装置に
近い形で評価するために提案されたものであり、プログ
ラム可能な多量のゲート構造を内部に保持しているた
め、設計した回路をＦＰＧＡにプログラミングすること
により実装置に近い形で評価をすることが可能となる。

【０００９】しかし、近年の半導体技術の進歩により内
部回路のゲート数が多いＶＬＳＩチップやＡＳＩＣ装置
が増えてきており、そのような大規模な回路機能をエミ
ュレートするために複数個のＦＰＧＡを用いる必要性が
生じている。ＦＰＧＡを複数個用いるためには各々のＦ
ＰＧＡの各々の入出力ピンのピンアサインを決定してか
ら、各々のＦＰＧＡを接続するための接続パターンを基
板上に作製して使用しなければならない。

【００１０】ところが、疑似ＬＳＩ装置にて評価を行う
各種の回路は疑似ＬＳＩ装置を構成する各々のＦＰＧＡ
にプログラムされる内容が異なるとともに、各ＦＰＧＡ
同士を接続するインターフェース信号が異なる。そのた
め、内部回路の評価を行う度に入出力ピンのピンアサイ
ンを決定し、接続パターンを基板上に作成しなければな
らない。このような構成の疑似ＬＳＩ装置を使用する
と、ＦＰＧＡがプログラム可能であるという汎用性が全
く生かされず、各種回路の評価を行う度に接続パターン
を作成する多大な労力と費用を要する。

【００１１】そこで、ＦＰＧＡを予め所定の固定パター
ンで接続しておき、ＦＰＧＡの内部プログラムにより、
配線処理を行う技術が特開平2-245831により開示されて
いる。この技術は、入出力ピンのピンアサインを決定し
たのちに接続パターンを作成する従来の考えを逆転した
もので、ＦＰＧＡ間を接続する接続パターンを固定して
おき、その接続パターンにあわせてＦＰＧＡをプログラ
ムすることにより対処するものである。

【００１２】図１８はこの技術の１実施例を示す図で、
101,102,103,104 はＦＰＧＡであり、これらのＦＰＧＡ
間は多数の接続パターンで接続されている。このような
構成のシステムにおいて、端子４１，４２に入力される
信号の論理積を端子４３に出力する論理回路を構成しよ
うとする場合には、ＦＰＧＡ101 は端子41から入力され
る信号を接続パターン４４にそのまま送出するパターン
７１をプログラムし、ＦＰＧＡ102,103 も同様に接続パ
ターン４４から４５へと接続するパターン７２と、端子
４２から接続パターン４６へと接続するパターン７３が
プログラムされる。

【００１３】そして、ＦＰＧＡ104 は接続パターン４５
と４６の論理積を演算するアンド回路７４をプログラム
するとともに、その出力を端子４３に出力するようにプ
ログラムされる。このように各々のＦＰＧＡ101,102,10
3,104 をプログラムすることにより、固定された接続パ
ターンにおいても端子４１，４２に入力される信号の論
理積を端子43に出力する論理回路を構成することが可能
となるものである。

【００１４】

【発明が解決しようとする課題】ところが、ＶＬＳＩチ
ップやＡＳＩＣ装置は、完成された所定の回路を組み合
わせて１つのチップに集約させるような内部回路を構成
することが多く、これらの回路を集約させることにより
各回路間の接続や各回路の信号遅延を保証するための回
路などを簡略化することができ、よって、クロック信号
の高周波化や動作の高速化及び回路の集積化が可能とな
るものであるが、上述した特開平2-245831の構造は汎用
性のみを重視した構造であり、ＦＰＧＡ同士の接続やＦ
ＰＧＡとコネクタ，ＦＰＧＡと外部装置との接続に他の
ＦＰＧＡの内部配線を介する確率が非常に高くなる。こ
れらの接続にＦＰＧＡの内部配線を用いると、接続のた
めの内部配線を有するＦＰＧＡの入出力バッファによる
信号伝達の遅延が、構成した回路の誤動作を招くように
なる。そこで、実際の回路では必要としない信号伝達の
遅延を保証するための回路を付加して構成しなければな
らなくなり、実際の回路と同じ条件で回路の評価を行う
ことができない。

【００１５】また、高速性を必要とする信号の接続が隣
合うＦＰＧＡ同士でのみ発生するなら問題はないが、実
際の回路においてこのような構成になることは極めて稀
であり、故意的にこのような構成にしようとしても、現
在の複雑な回路を再構成しなおすことになり、最初から
全回路の構成を作成するのと同じ程度困難な作業とな
る。そのために、多数のＦＰＧＡを介して伝達される信
号が発生してしまうので、信号の遅延を保証する回路を
付加せずにはエミュレーションを行うことができない。

【００１６】他に、ＶＬＳＩチップやＡＳＩＣ装置の回
路は、完成された所定の回路を組み合わせて構成される
ことから、各回路間で双方向に信号が伝達される配線を
有することがある。このときの接続に他のＦＰＧＡの内
部配線を介すると、このＦＰＧＡの入出力バッファの入
力と出力を切り換えるための信号が必要となり、信号線
の接続のみならず複雑な制御回路も必要となる。

【００１７】また、図１７に示した従来の疑似ＬＳＩ装
置３ｊは、装置本体２ｊから切り離した場合には、ＦＰ
ＧＡ１２’に書き込まれた回路データが消滅してしま
い、疑似ＬＳＩとして機能しないという問題がある。そ
のため、疑似ＬＳＩ装置３ｊは装置本体２ｊに接続した
状態でのみしか使用することができず、疑似ＬＳＩ装置
３ｊの動作確認、試験、デバッグなどを行うために装置
本体２ｊから切り離すことができなかった。

【００１８】したがって、動作確認の終わった疑似ＬＳ
Ｉ装置３ｊについて次の他の部門で試験を行う場合に
は、疑似ＬＳＩ装置３ｊのみならず装置本体２ｊをも同
時に移動させなければならないとともに、移動後におい
て装置本体２ｊから疑似ＬＳＩ装置３ｊに回路データを
再度ダウンロードする必要があった。

【００１９】また、ＬＳＩ開発の各段階における試験な
どを各部門において並行して行う場合には、それらの部
門の数以上にエミュレーション装置１ｊが必要となり、
そのための設備費用が莫大なものになってしまうという
問題があった。

【００２０】この発明は、以上のような事情を考慮して
なされたものであり、シミュレートしたい実回路に手を
加えることなくプログラムすることができる複数のＦＰ
ＧＡから構成される疑似ＬＳＩ装置を用い、装置本体か
ら切り離した場合であっても回路データが消滅すること
なく疑似ＬＳＩを構成することのできる疑似ＬＳＩ装置
及びそれを用いたエミュレーション装置を提供すること
を目的としている。

【００２１】

【課題を解決するための手段】図１に、この発明のエミ
ュレーション装置のブロック図を示す。同図において、
この発明は、共通の回路基板上に装着した複数のプログ
ラム可能な論理素子を用いて単一の電子回路をエミュレ
ートする疑似ＬＳＩ装置において、回路データが書き込
まれることにより疑似ＬＳＩを構成する複数のプログラ
マブル・ゲートアレイからなる疑似動作部１２と、外部
からダウンロードされる回路データを格納するための不
揮発性記憶部１１と、前記不揮発性記憶部１１に格納さ
れた回路データを前記疑似動作部１２に転送するための
転送部１３と、電源部１４とを備え、これらが一体的に
設けられてなることを特徴とする疑似ＬＳＩ装置を提供
するものである。

【００２２】また、疑似動作部１２の複数のプログラマ
ブル・ゲートアレイがグループ分けされ、さらにプログ
ラマブル・ゲートアレイの所定の端子がグループ分けさ
れ、前記疑似動作部１２が、１つのプログラマブル・ゲ
ートアレイグループ内について、１つの端子グループを
介してそのゲートアレイグループ内のプログラマブル・
ゲートアレイを相互に１対１に直接接続する配線と、他
の端子グループを介してそのゲートアレイグループ内の
プログラマブル・ゲートアレイを共通バスで接続する配
線を有するように構成される。

【００２３】図２は、前記疑似動作部１２の内部の配線
の原理的構成を示した図である。同図において、疑似動
作部１２は、複数のＦＰＧＡ 101〜404 から構成されて
いる。各ＦＰＧＡを 101〜104, 201〜204, 301〜304, 4
01〜404 とグループに分け、更に各ＦＰＧＡの所定の端
子をグループ分けし、グループ内 101〜104 の各ＦＰＧ
Ａを相互に直接接続する接続配線Ｃ１〜Ｃ６及び、グル
ープ内 101〜104 の各ＦＰＧＡ同士を相互に共通バスで
直接接続する接続配線Ｃ11、また他のグループ201〜20
4, 301〜304 の各ＦＰＧＡ同士と相互に共通バスで直接
接続する接続配線Ｃ２１，Ｃ２２を設けてある。更に、
グループ内 101〜104 及び他グループ 201〜204, 301〜
304, 401〜404 の全ての各ＦＰＧＡ同士を相互に共通バ
スで直接接続する接続配線Ｃ31を回路基板に設けてあ
る。

【００２４】たとえば、疑似ＬＳＩ装置３は、前記転送
部１３は、前記電源部１４がオンしたときに、前記不揮
発性記憶部１１に格納された回路データを前記疑似動作
部１２に転送するように構成する。

【００２５】たとえば、エミュレーション装置１は、請
求項１記載の疑似ＬＳＩ装置３と、前記疑似ＬＳＩ装置
３に対して回路データをダウンロードするための装置本
体２とを有し、これらが別体に設けられて構成する。

【００２６】たとえば、エミュレーション装置１は、前
記装置本体２が、前記不揮発性記憶部１１に対する回路
データのダウンロード後に、前記不揮発性記憶部１１か
ら前記疑似動作部１２へ回路データを転送するための指
令を出力するように構成する。

【００２７】また、前記疑似動作部１２が、その内部の
任意のプログラマブル・ゲートアレイ間の配線をプログ
ラム可能とする配線変換用ＬＳＩを備え、さらに、前記
配線変換用ＬＳＩが複数の入力端子と、複数の出力端子
と、前記入力端子と前記出力端子の接続経路を選択する
ゲート群と、前記ゲート群を駆動し入力端子と出力端子
の接続関係を制御する制御信号を入力する制御用入力端
子を備え、制御信号に対応して入力端子と出力端子の接
続が一意に決定されるように構成してもよい。なお、前
記不揮発性記憶部１１は、通常ＥＥＰＲＯＭが使用され
る。

【００２８】

【作用】装置本体２からダウンロードされた回路データ
は、疑似ＬＳＩ装置３においてＥＥＰＲＯＭなどの不揮
発性記憶部１１に一旦格納される。その後、不揮発性記
憶部１１から疑似動作部１２に対して回路データの転送
が行われる。

【００２９】疑似ＬＳＩ装置３が装置本体２から切り離
された場合において、ダウンロードされた回路データは
不揮発性記憶部１１に保持されており、電源部１４がオ
フして疑似動作部１２内の回路データが消滅してしまっ
た場合であっても、電源部１４がオンしたときには不揮
発性記憶部１１に格納された回路データが疑似動作部１
２内のプログラマブル・ゲートアレイに転送され、疑似
ＬＳＩとして正常に動作する。

【００３０】不揮発性記憶部１１から疑似動作部１２内
のプログラマブル・ゲートアレイへのデータ転送は、プ
ログラマブル・ゲートアレイと別に設けられた転送部１
３、又は転送部を一体に組み込んだＦＰＧＡなどによっ
て行われる。

【００３１】また、疑似動作部１２内の複数のプログラ
マブル・ゲートアレイを接続する配線として、２つのゲ
ートアレイ間の直接接続配線またはバス接続配線を設け
ているため、いかなるＦＰＧＡ間で必要とする信号が発
生しても、上記接続配線で信号の伝達を行うことによ
り、信号の遅延が極めて少ない接続を行うことができ
る。

【００３２】さらに、上記各プログラマブル・ゲートア
レイをグループに分けて各グループごとに配線方法や本
数を異ならせる構造を用いているため、エミュレートす
る電子回路に応じてグループを選択できるようになり、
従来とほぼ同程度の汎用性を維持することができる。

【００３３】

【実施例】以下、図に示す実施例に基づいてこの発明を
詳述する。しかし、これによってこの発明が限定される
ものではない。図１は本発明に係るエミュレーション装
置１のブロック図である。なお、以降において、先に説
明した構成要素と同一の機能を有する構成要素には同一
の符号を付して説明を省略し又は簡略化する。

【００３４】エミュレーション装置１は、装置本体２と
疑似ＬＳＩ装置３とからなり、これらは接続ケーブルを
外すことにより物理的に分離可能なよう、それぞれ別体
に設けられている。装置本体２は、従来の装置本体２ｊ
と同様な構成であり、回路データを疑似ＬＳＩ装置３に
ダウンロードする。なお、装置本体２には必要に応じて
ホストコンピュータが接続される。

【００３５】疑似ＬＳＩ装置３は、不揮発性記憶部１
１、疑似動作部１２、転送部１３、及び電源部１４など
が１つの筐体内に収納され、移動（持ち運び）の容易な
ように一体的に構成されている。

【００３６】不揮発性記憶部１１は、通常ＥＥＰＲＯＭ
（電気的書換え可能な読出し専用メモリ）から構成さ
れ、装置本体２からダウンロードされる回路データを格
納するためのものである。ＥＥＰＲＯＭは、電源の供給
が停止した場合であっても格納した回路データを保持し
ており、再度電源が供給された際には格納した回路デー
タの読み出しが可能である。疑似動作部１２は、複数の
ＦＰＧＡから構成され、回路データが書き込まれ、エミ
ュレートすべき実回路を疑似的に実現するものである。

【００３７】転送部１３は、ＥＥＰＲＯＭに格納された
回路データをＦＰＧＡへ転送するためのものである。転
送部１３は、電源部１４がオンしたとき、又は装置本体
２からの指令があったときに、転送を行うように動作す
る。

【００３８】電源部１４は、不揮発性記憶部１１、疑似
動作部１２、及び転送部１３に電源を供給するためのも
のである。本実施例においてはＡＣラインから電源を得
ているが、それに代えて、又はそれとともに、一次電池
又は二次電池などを用いることも可能である。

【００３９】図３は疑似ＬＳＩ装置３が装置本体２に接
続されている場合の動作を示すタイミングチャート、図
４は疑似ＬＳＩ装置３の単体の動作を示すタイミングチ
ャートである。

【００４０】疑似ＬＳＩ装置３が装置本体２に接続され
ている場合には、電源部１４がオンしている状態におい
て、装置本体２の制御によって回路データがＥＥＰＲＯ
Ｍ１１にダウンロードされ、その後、装置本体２からの
転送指令によって転送部１３が動作し、回路データがＥ
ＥＰＲＯＭ１１からＦＰＧＡ１２に転送される。

【００４１】ＦＰＧＡ１２に回路データが転送された後
は、疑似ＬＳＩ装置３が疑似ＬＳＩとして動作するの
で、ターゲット装置７などに接続して試験又はデバッグ
などを行う。試験などを行うことによって疑似ＬＳＩの
回路変更の必要性が生じた場合には、修正した回路デー
タを装置本体２からＥＥＰＲＯＭ１１へダウンロード
し、それをＦＰＧＡ１２へ転送する。

【００４２】疑似ＬＳＩ装置３には電源部１４が設けら
れているので、疑似ＬＳＩ装置３から装置本体２を切り
離しても疑似ＬＳＩとして動作する。したがって、試験
中の疑似ＬＳＩ装置３を残して、装置本体２を他の場所
へ移動し別の疑似ＬＳＩ装置３に接続してエミュレーシ
ョンを行うことができる。

【００４３】さて、疑似ＬＳＩ装置３を他の場所へ移動
するなどのために、電源部１４を一旦オフした場合につ
いて説明する。疑似ＬＳＩ装置３の電源部１４をオフす
ると、ＦＰＧＡ１２に格納された回路データは消滅す
る。しかし、電源を再度投入すると、図３に示すよう
に、ＥＥＰＲＯＭ１１に格納された回路データが転送部
１３によってＦＰＧＡ１２に転送され、これによって直
ちに疑似ＬＳＩが構成され、疑似ＬＳＩとして動作する
ことができる。

【００４４】したがって、疑似ＬＳＩ装置３の移動に当
たって、装置本体２とともに移動する必要がなく、且つ
電源を一旦切って移動することができ、しかも移動後に
おいて回路データを装置本体２から再度ダウンロードす
る必要がないので、移動が極めて容易であり、使い勝手
が大幅に向上する。

【００４５】また、疑似ＬＳＩ装置３を多数個作成して
おくことによって、同一の回路データがダウンロードさ
れた疑似ＬＳＩ装置３を異なる部門に配付し、各部門に
おいて種々の試験を並行して行うことができ、ＬＳＩの
開発効率の向上を図ることができる。しかも、エミュレ
ーション装置１の全体を作成することなく、疑似ＬＳＩ
装置３のみを作成しておけばよいので、設備費用が極め
て少なくて済む。

【００４６】図５は本発明に係る他の実施例の疑似ＬＳ
Ｉ装置３ａのブロック図、図６は疑似ＬＳＩ装置３ａが
装置本体２ａに接続されている場合の動作を示すタイミ
ングチャート、図７は疑似ＬＳＩ装置３ａの単体の動作
を示すタイミングチャートである。

【００４７】疑似ＬＳＩ装置３ａは、複数のＥＥＰＲＯ
Ｍ２１（２１ａ，２１ｂ…）、複数のＦＰＧＡ２２（２
２ａ，２２ｂ…）、アドレスデコーダ２３、アンド回路
２４、フリップフロップ２５、アンド回路２６、及び電
源部２７などから構成されている。

【００４８】ＦＰＧＡ２２は、回路データを書き込むた
めの転送モードと、書き込まれた回路データに基づいた
疑似ＬＳＩとして動作する動作モードとの２つのモード
を有している。

【００４９】電源が投入された直後においては、ＦＰＧ
Ａ２２は自動的に転送モードとなる。また、Ｄ／Ｐ端子
（「Ｈ」のときＤ）に負のパルス状の再転送信号Ｓ１が
入力された直後にも転送モードとなる。

【００５０】転送モードでは、ＦＰＧＡ２２が自らアド
レスを順次指定しながらそのアドレスにデータバスから
の回路データを取り込んで格納する。その際に、自ら指
定したアドレスをアドレスバスに出力するので、そのア
ドレスに基づいてＥＥＰＲＯＭ２１がアドレス指定され
て回路データが順次読み出される。したがって、転送モ
ードでは、ＥＥＰＲＯＭ２１に格納されている回路デー
タがＦＰＧＡ２２に自動的に転送される。

【００５１】転送モードにおいて転送が終了すると、Ｌ
ＤＣ端子（ローアクティブ）が「Ｈ」となって転送終了
信号Ｓ２（Ｓ２ａ，Ｓ２ｂ…）が出力されるとともに、
自動的に動作モードとなる。

【００５２】アドレスデコーダ２３は、回路データをＥ
ＥＰＲＯＭ２１にダウンロードする際に、各ＥＥＰＲＯ
Ｍ２１ａ，２１ｂを順次選択するためのものである。ま
た、上述した再転送信号Ｓ１を発生させるために、ＭＰ
Ｕ８１から特定のアドレスとデータとを短時間だけ出力
するようになっており、その特定のアドレスを検出して
アンド回路２４へ短時間のオン信号Ｓ３を出力する。

【００５３】アンド回路２４及びフリップフロップ２５
は、アドレスデコーダ２３からのオン信号Ｓ３とデータ
バスからの特定のデータとによって、再転送信号Ｓ１を
生成する。

【００５４】アンド回路２６は、各ＦＰＧＡ２２ａ，２
２ｂ…から出力される転送終了信号Ｓ２ａ，Ｓ２ｂ…が
全部出揃ったときに「Ｈ」の転送完了信号Ｓ４をＭＰＵ
８１に出力する。

【００５５】次に、図６及び図７を参照してエミュレー
ション装置１ａ及び疑似ＬＳＩ装置３ａの動作を説明す
る。図６を参照して、疑似ＬＳＩ装置３ａが装置本体２
ａに接続されている場合には、電源部１４がオンするこ
とによってＦＰＧＡ２２が転送モードとなり、各ＥＥＰ
ＲＯＭ２１ａ，２１ｂ…から順番に各ＦＰＧＡ２２ａ，
２２ｂ…へデータの転送が自動的に行われる。このとき
には、ＥＥＰＲＯＭ２１に回路データが格納されていな
いこともある。

【００５６】転送が終了すると、転送完了信号Ｓ４がＭ
ＰＵ８１に入力されるとともに、ＦＰＧＡ２２は動作モ
ードとなる。ＭＰＵ８１は、これを受けて、ＥＥＰＲＯ
Ｍ２１に回路データをダウンロードする。

【００５７】ダウンロードが終了すると、ＭＰＵ８１は
特定のアドレスとデータを出力し、これによって再転送
信号Ｓ１がＦＰＧＡ２２に入力される。再転送信号Ｓ１
によってＦＰＧＡ２２は転送モードとなり、ＥＥＰＲＯ
Ｍ２１に格納された回路データがＦＰＧＡ２２に転送さ
れる。

【００５８】転送が終了すると、ＦＰＧＡ２２は動作モ
ードとなり、書き込まれた回路データに基づいた疑似Ｌ
ＳＩとして動作する。修正した回路データなどを再度ダ
ウンロードする場合には、ＭＰＵ８１によって再転送信
号Ｓ１を再度出力させる。なお、ダウンロード中におい
ては、疑似ＬＳＩ装置３ａを疑似ＬＳＩとして使用しな
い。

【００５９】図７を参照して、疑似ＬＳＩ装置３ａが装
置本体２ａから切り離されている場合には、図５の前半
部分と同様に、電源部１４がオンすることによってＦＰ
ＧＡ２２が転送モードとなり、ＥＥＰＲＯＭ２１に格納
された回路データがＦＰＧＡ２２へ自動的に転送され
る。転送が終了すると、ＦＰＧＡ２２は動作モードとな
り、疑似ＬＳＩとして動作する。

【００６０】このように、疑似ＬＳＩ装置３ａによって
も、先に述べた疑似ＬＳＩ装置３と同様に、移動が極め
て容易であり、使い勝手が良く、多数個作成しておくこ
とによって種々の試験を並行して行うことができてＬＳ
Ｉの開発効率の向上を図ることができ、設備費用が極め
て少なくて済むという優れた効果が得られる。

【００６１】上述の実施例の疑似ＬＳＩ装置３ａにおい
ては、転送モードと動作モードの２つのモードのみを有
しているとして説明したが、ＦＰＧＡ２２のモード設定
用のピンに種々のデータを入力することによって、その
他の種々のモードの設定が可能である。

【００６２】例えば、アドレスバスによりアドレスを指
定してＦＰＧＡ２２にデータを書き込む書込みモードと
することができる。書込みモードでは、装置本体２ａか
らＦＰＧＡ２２に対して直接に回路データをダウンロー
ドすることができる。

【００６３】したがって、例えば、疑似ＬＳＩ装置３ａ
をターゲット装置７に接続してデバッグを行っているう
ちに回路データの変更の必要性が生じた場合において、
修正した回路データをＥＥＰＲＯＭ２１へダウンロード
してその後にＦＰＧＡ２２へ転送するか、又はＥＥＰＲ
ＯＭ２１を経由することなくＦＰＧＡ２２に直接ダウン
ロードするかを選択することができる。

【００６４】なお、ＦＰＧＡ２２に直接ダウンロードし
た場合には、最終の回路データを後でＥＥＰＲＯＭ２１
にもダウンロードしておくこととなる。上述の実施例の
疑似ＬＳＩ装置３ａにおいては、１個のＦＰＧＡ２２に
対して１個のＥＥＰＲＯＭ２１を配置しており、このよ
うにすると回路データの転送が容易であるが、１対１に
対応させることなく、容量及びゲート数などに応じて適
当な個数を用いることとしてもよい。

【００６５】上述の実施例の疑似ＬＳＩ装置３ａにおい
ては、ＥＥＰＲＯＭ２１からＦＰＧＡ２２への回路デー
タの転送を順番に行ったが、各ＥＥＰＲＯＭ２１間のデ
ータバス及びアドレスバスにバスバッファに挿入するこ
とによって、回路データの転送を並行して行うことも可
能である。

【００６６】上述の実施例においては、プログラマブル
・ゲートアレイと転送部とが１つの素子内に組み込まれ
たＦＰＧＡを用いた例について説明したが、それらを別
々の素子によって構成してもよい。

【００６７】また、不揮発性記憶部としてＥＥＰＲＯＭ
を用いたが、例えば電池バックアップされたＳＲＡＭな
ど、種々の書き換え可能な記憶素子又はそれらと他の素
子との組み合わせを用いることも可能である。その他、
装置本体２，２ａ、疑似ＬＳＩ装置３，３ａの構成、素
子の個数、種類、回路構成、又は制御方法などは、上述
した以外に種々変更することができる。

【００６８】次に、本発明の疑似動作部１２における実
施例について説明する。図８は、本発明における疑似Ｌ
ＳＩ装置の疑似動作部１２の第１の実施例を示す図であ
り、全体が共通の回路基板であるプリント基板Ｐ１０上
に配設されている。この疑似動作部１２は 101〜112 で
示される１２個のＦＰＧＡと、３１〜３８で示されるコ
ネクタと、各ＦＰＧＡ 101〜112 及び各コネクタ３１〜
３８を直接接続するバス接続配線Ｃ２１〜Ｃ２７と、隣
合うＦＰＧＡ間の接続を行うＦＰＧＡ接続配線Ｃ４と、
各ＦＰＧＡ 101〜112 と各コネクタ３１〜３８とを接続
するコネクタ接続配線Ｃ５から構成される。

【００６９】バス接続配線Ｃ２１は疑似動作部１２上の
全てのＦＰＧＡ 101〜112 に接続されるとともに、各コ
ネクタ３１〜３８に数本ずつ分配されて接続され、主と
して外部の接続機器や測定装置とのバスとして用いた
り、各ＦＰＧＡ 101〜112 に入力されるクロック信号に
用いられる。バス接続配線Ｃ２２は疑似動作部１２上の
全てのＦＰＧＡ 101〜112 に接続され、疑似動作部１２
上でのバス配線として用いたり、接続配線Ｃ４により直
接接続されていないＦＰＧＡ間の信号伝達に用いられ
る。

【００７０】バス接続配線Ｃ２３は疑似動作部１２上の
区画Ｂで示される領域に配置される全てのＦＰＧＡ 103
〜112 に接続され、バス接続配線Ｃ２２と同様に区画Ｂ
の領域に配置されるＦＰＧＡ 103〜112 の信号の伝達に
用いられる。残りのバス接続配線Ｃ２４〜Ｃ２７も同様
にバス接続配線Ｃ２４は区画Ｃ，バス接続配線Ｃ２５は
区画Ｄ，バス接続配線Ｃ２６は区画Ｅ，バス接続配線Ｃ
２７は区画Ｆに配置されるＦＰＧＡの接続を行い、それ
ぞれの信号の伝達に用いられる。

【００７１】本発明による疑似ＬＳＩ装置の疑似動作部
１２には、これらのバス接続配線Ｃ２１〜Ｃ２７の他
に、ＦＰＧＡ103 と104,103 と 107などのように格子接
続配線Ｃ４を有し、それぞれのＦＰＧＡ 101〜112 にこ
れらの配線の後に残った端子を各コネクタ３１〜３８に
割り振ってある。またバス接続配線Ｃ２１〜Ｃ２７のそ
れぞれの本数は、バス接続配線の数を７，ＦＰＧＡの数
を１２，ＦＰＧＡの端子数をそれぞれ１５０程度の規模
とした場合それぞれ１０〜４０本程度が好ましい。

【００７２】このように構成された疑似動作部１２を使
用する場合、構成したい回路に応じて区画を選択してプ
ログラムし、それらのＦＰＧＡに接続されたコネクタを
用いて外部の各種の測定装置や処理装置と接続して回路
の試験や評価を行う。

【００７３】例えば外部の装置との信号線の数が多いイ
ンターフェース回路と特定の処理を組み合わせて１つの
ＶＬＳＩ装置として構成する場合には、区画Ａに配置さ
れるＦＰＧＡ101,102 にインターフェース回路をプログ
ラムし、残りのＦＰＧＡ 103〜112 に処理回路をプログ
ラムする。このとき、バス接続配線Ｃ２１，Ｃ２２によ
り全てのＦＰＧＡに接続されているために、ＦＰＧＡ同
士での信号の伝達がどのＦＰＧＡ間で発生しても直接接
続することができるために、遅延を保証するための回路
を付加する必要がない。

【００７４】他に、多数の特定回路を組み合わせてＡＳ
ＩＣ装置を構成する場合はそれぞれのＦＰＧＡ 101〜11
2 にそれぞれ特定の回路をプログラムしていき、各々の
ＦＰＧＡ101 〜112 からコネクタに接続されたコネクタ
接続配線Ｃ５に測定用のモニタ信号を送出して各コネク
タに測定装置を接続する。このときも、上述したように
直接接続することができるので、遅延を保証するための
回路を付加する必要がない。

【００７５】しかし、本発明のように信号線が固定され
ていると信号線が足りなくなる可能性がある。そのため
に、上述した回路を疑似動作部１２にプログラムする場
合には、信号線の多い回路同士を例えば区画Ｄに集中さ
せるなどすれば効率よく配線を使用することができる。

【００７６】また、バス接続配線Ｃ２１やＣ２２のよう
に大規模なバス接続配線を単にＦＰＧＡ 101とＦＰＧＡ
112との信号の２個のＦＰＧＡ間の信号の伝達に使用す
ると同じバスの同じ接続配線に接続された他のＦＰＧＡ
102〜111 の端子がそれぞれ１つずつ使用できなくなる
ために、本実施例に示したように複数の区画に分割して
複数種のバス接続配線を構成することが好ましい。ま
た、これらのバス接続配線はそれぞれ必要に応じて１対
１接続としてもよい。

【００７７】次に、図９に、本発明における疑似ＬＳＩ
装置の疑似動作部１２の第２の実施例を示す。この疑似
動作部１２は、ＦＰＧＡ１２個と８０ピンコネクターを
８個使用して構成されており、外部とのＩ／Ｏピンが４
６６ピン以下でゲート規模が６００００ゲート以下のＬ
ＳＩに適用可能なものである。ＦＰＧＡはXilinx社製の
ＸＣ３０９０が使用される。また、これらのＦＰＧＡに
書きこまれる回路データは２つのＥＥＰＲＯＭ Ｅ１，
Ｅ２に格納されており、電源立上げ時にＥＥＰＲＯＭか
ら各ＦＰＧＡにデータが転送される。ここでは、ＥＥＰ
ＲＯＭ Ｅ１にＦＰＧＡ 501,502,505,506,509,510の回
路データが、ＥＥＰＲＯＭ Ｅ２に、ＦＰＧＡ 503,50
4,507,508,511,512の回路データが格納されている。

【００７８】また、図１０，図１１は、図９に示した疑
似動作部１２におけるＦＰＧＡ相互間と、ＦＰＧＡとコ
ネクター間の配線数を示した図である。たとえば、ＦＰ
ＧＡ７に接続される配線は次のとおりである。 直接接続可能な配線：ＦＰＧＡ３に対し １０本 ＦＰＧＡ６，８，１０に対し ５本 コネクター７に対し１３本 共通バス配線：ＦＰＧＡ６，１０，１１に対し１０本 ＦＰＧＡ８，１１，１２に対し１０本 ＦＰＧＡ５，６，８，９，１０，１１，１２に対し１５
本 ＦＰＧＡ３，４，５，６，８，９，１０，１１，１２に
対し２０本 ＦＰＧＡ１，２，３，４，５，６，８，９，１０，１
１，１２に対し４０本 全ＥＰＧＡとコネクター２に対し ２０本

【００７９】すなわち、ＦＰＧＡ７と他のＦＰＧＡとの
配線は最大次の本数だけ可能である。 ＦＰＧＡ１，２との配線：最大６０本 ＦＰＧＡ３との配線：最大９０本 ＦＰＧＡ４との配線：最大８０本 ＦＰＧＡ５，９との配線：最大９５本 ＦＰＧＡ６，８との配線：最大１１０本 ＦＰＧＡ１０，１２との配線：最大１０５本 ＦＰＧＡ１１との配線：最大１２０本

【００８０】また図１２は、図９の疑似動作部１２の配
線構成をReed-solomon/ECC(Error Correcting Code）誤
り訂正符号生成用ＬＳＩに適用した実施例のブロック図
である。ここでは、ゲート規模は、５００００ゲートで
あり、Ｉ／Ｏピンは２００ピン使用している。この例で
は、汎用的な直接接続線と共通バス線を有効利用するこ
とによって信号遅延を保証する回路を設けることなく、
ほとんど実回路に近い構成で疑似動作を実現することが
できる。

【００８１】次に、疑似ＬＳＩ装置の疑似動作部１２
が、その内部のＦＰＧＡ相互間の配線をプログラム可能
とする配線変換用ＬＳＩを備えた構成を持つ実施例につ
いて説明する。図１３は、配線変換用ＬＳＩ６００を用
いてＦＰＧＡ601,602,603 および604を接続した実施例
のブロック図である。

【００８２】この実施例では、２ピンのＦＰＧＡを４個
用い、各ＦＰＧＡ相互間の接続を配線変換用ＬＳＩ６０
０で行なう。また、この配線変換用ＬＳＩ６００内の配
線をプログラムするために、たとえば転送部１３にプロ
グラム用の制御信号Ｓ０，Ｔ０，Ｔ１…等と外部クロッ
クＭＡＩＮ ＣＬＫを発生させる外部コントロール回路
を設ける。

【００８３】この外部クロックと制御信号の適当な組合
せによって配線変換用ＬＳＩ６００の内部の所望の配線
経路が選択され各ＦＰＧＡの各端子の接続が一意に決定
される。配線変換用ＬＳＩ６００の内部の接続回路図の
実施例として、図１４にＦＰＧＡ601 とＦＰＧＡ602 と
間の接続回路図を示し、図１５にＦＰＧＡ 602と603 、
ＦＰＧＡ602 と604 の接続回路図を示す。

【００８４】また図１６に位相のずれたクロックを発生
させる回路を示す。図１４においては、ＦＰＧＡ601 の
端子Ａ０又はＡ１とＦＰＧＡ602 の端子Ｂ０又はＢ１と
の接続をするために、制御信号Ｓ０，Ｔ０及びＴ１とク
ロックＣＬＫ１及びＣＬＫ２とを組合せることにより、
所望の端子間どうしが接続される。以下に接続動作例を
示す。

【００８５】まず、端子Ａ０と端子Ｂ０を接続する場合
は、制御信号Ｓ０を“０”にして端子Ａ０を指定する。
そして制御信号Ｔ０を“１”にした後、クロックＣＬＫ
１が入った場合に端子Ａ０と端子Ｂ０が接続される。同
様にして、ＦＰＧＡ６０１の端子Ａ０とＦＰＧＡ６０２
の端子Ｂ１を接続する場合は、制御信号Ｓ０を“０”に
してＡ０を指定し、制御信号Ｔ１を“１”にした後、ク
ロックＣＬＫ２が入ると端子Ａ０と端子Ｂ１が接続され
る。端子Ａ１と端子Ｂ０は、制御信号Ｓ０を“１”にし
てＡ１を指定し、制御信号Ｔ０を“１”にした後、クロ
ックＣＬＫ１が入ると接続される。端子Ａ１と端子Ｂ１
は、制御信号Ｓ０を“１”にしてＡ１を指定し、制御信
号Ｔ１を“１”にした後、クロックＣＬＫ２が入ると接
続される。また、ＦＰＧＡ601 の端子Ａ０を接続しない
場合は、制御信号Ｔ０を“０”にするだけでよく、端子
Ａ１を接続しない場合は、制御信号Ｔ１を“０”にする
だけでよい。

【００８６】以上のように、各ＦＰＧＡ間の配線をする
ために、配線変換用ＬＳＩをＦＰＧＡの中央部に設けて
やることにより、ＦＰＧＡの個数はピン数に変更があっ
た場合でも、配線変換用ＬＳＩの内部回路の接続構成を
変更するだけで容易に対応可能である。

【００８７】

【発明の効果】本発明によれば、不揮発性記憶部を設け
てここに回路データを格納しているため、疑似ＬＳＩ装
置を装置本体から切り離しても、回路データが消滅する
ことなく疑似ＬＳＩを構成することができる疑似ＬＳＩ
装置及びエミュレーション装置を提供することができ
る。

【００８８】したがって、例えば疑似ＬＳＩ装置を多数
個作成しておくことによって、各部門において同一の疑
似ＬＳＩ装置に対する種々の試験を並行して行うことが
でき、ＬＳＩの開発効率の向上を図ることができるとと
もに、それに要する設備費用が極めて少なくて済む。

【００８９】さらに、開発した回路のエミュレーション
を実際に行う疑似動作部とは別の外部に、ＥＥＰＲＯＭ
等からなる不揮発性記憶部を設けているため、この疑似
ＬＳＩ装置と同じ構成の装置を使ってファームウェア開
発、ソフトウェア開発又は検査工程におけるハードの評
価等を各部署で並行して行っている場合に、開発した回
路の設計ミスが発見されて疑似ＬＳＩ装置の回路の修正
を行う際に、各部署にエミュレータ装置本体を持ちこむ
必要はなく、ただ単に修正された回路データを書き込ん
だＥＥＰＲＯＭを交換するだけでよい。

【００９０】また、疑似動作部１２内のプログラマブル
・ゲートアレイを接続する配線として２つのゲートアレ
イ間の直接接続配線またはバス接続配線を設けているた
め、いかなるＦＰＧＡ間で必要とする信号が発生して
も、上記接続配線で信号の伝達を行うことにより、信号
の遅延が極めて少ない接続を行うことができる。さら
に、上記各プログラマブル・ゲートアレイをグループに
分けて各グループごとに配線方法や本数を異ならせる構
造を用いているため、エミュレートする電子回路に応じ
てグループを選択できるようになり、従来とほぼ同程度
の汎用性を維持することができる。

【図面の簡単な説明】

【図１】本発明に係るエミュレーション装置のブロック
図である。

【図２】本発明の疑似動作部の内部配線の原理図であ
る。

【図３】本発明に係る疑似ＬＳＩ装置が装置本体に接続
されている場合の動作を示すタイミングチャートであ
る。

【図４】本発明に係る疑似ＬＳＩ装置の単体の動作を示
すタイミングチャートである。

【図５】本発明に係る他の実施例の疑似ＬＳＩ装置のブ
ロック図である。

【図６】図５の疑似ＬＳＩ装置が装置本体に接続されて
いる場合の動作を示すタイミングチャートである。

【図７】図５の疑似ＬＳＩ装置の単体の動作を示すタイ
ミングチャートである。

【図８】本発明の疑似動作部の実施例を示す図である。

【図９】本発明の疑似動作部の配線実施例を示す図であ
る。

【図１０】本発明の実施例図９におけるＦＰＧＡとコネ
クタ間の配線数を示す図である。

【図１１】本発明の実施例図９におけるＦＰＧＡとコネ
クタ間の配線数を示す図である。

【図１２】本発明の疑似動作部をReed-Solomon/ECCに適
用した実施例を示す図である。

【図１３】疑似動作部に配線変換用ＬＳＩを用いた実施
例のブロック図である。

【図１４】本発明の図１３の実施例におけるＦＰＧＡ60
1 とＦＰＧＡ602 間の接続回路図である。

【図１５】本発明の図１３の実施例におけるＦＰＧＡ60
2 とＦＰＧＡ603,ＦＰＧＡ602 と604 間の接続回路図で
ある。

【図１６】本発明の図１３の実施例におけるクロック発
生回路図である。

【図１７】従来のエミュレーション装置のブロック図で
ある。

【図１８】従来の疑似ＬＳＩ装置を示す図である。

【符号の説明】

１，１ａ エミュレーション装置 ２，２ａ 装置本体 ３，３ａ 疑似ＬＳＩ装置 １１，２１ａ，２１ｂ 不揮発性記憶部（ＥＥＰＲＯ
Ｍ） １２ 疑似動作部 ２２ａ，２２ｂ ＦＰＧＡ（プログラマブル・ゲートア
レイ、転送部） １３ 転送部 １４，２７ 電源部 101〜112 ＦＰＧＡ Ｃ４ 格子接続配線 Ｃ５ コネクタ接続配線 Ｃ２１〜Ｃ２７ バス接続配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上坂 武史 兵庫県加東郡社町佐保35番地 富士通周辺 機株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 共通の回路基板上に装着した複数のプロ
   グラム可能な論理素子を用いて単一の電子回路をエミュ
   レートする疑似ＬＳＩ装置において、回路データが書き
   込まれることにより疑似ＬＳＩを構成する複数のプログ
   ラマブル・ゲートアレイからなる疑似動作部（１２）
   と、外部からダウンロードされる回路データを格納する
   ための不揮発性記憶部（１１）と、前記不揮発性記憶部
   （１１）に格納された回路データを前記疑似動作部（１
   ２）に転送するための転送部（１３）と、電源部（１
   ４）とを備え、これらが一体的に設けられてなることを
   特徴とする疑似ＬＳＩ装置。
2. 【請求項２】 前記疑似動作部（１２）の複数のプログ
   ラマブル・ゲートアレイがグループ分けされ、さらに前
   記プログラマブル・ゲートアレイの端子がグループ分け
   され、前記疑似動作部（１２）が、１つのプログラマブ
   ル・ゲートアレイグループ内について、１つの端子グル
   ープを介してそのゲートアレイグループ内のプログラマ
   ブル・ゲートアレイを相互に１対１に直接接続する配線
   と、他の端子グループを介してそのゲートアレイグルー
   プ内のプログラマブル・ゲートアレイを共通バスで接続
   する配線を有することを特徴とする請求項１記載の疑似
   ＬＳＩ装置。
3. 【請求項３】 前記疑似動作部（１２）が、ゲートアレ
   イグループ内及び他の任意のゲートアレイグループ内の
   プログラマブル・ゲートアレイ同士を１つの端子グルー
   プを介して相互に共通バスで接続する配線を有すること
   を特徴とする請求項２記載の疑似ＬＳＩ装置。
4. 【請求項４】 前記疑似動作部（１２）が、１つの端子
   グループを介してゲートアレイグループ内及び他のゲー
   トアレイグループの全てのプログラマブル・ゲートアレ
   イを共通バスで直接接続する配線を有することを特徴と
   する請求項２記載の疑似ＬＳＩ装置。
5. 【請求項５】 前記転送部（１３）が、前記電源部（１
   ４）がオンしたときに、前記不揮発性記憶部（１１）に
   格納された回路データを前記疑似動作部（１２）に転送
   することを特徴とする請求項１記載の疑似ＬＳＩ装置。
6. 【請求項６】 請求項１記載の疑似ＬＳＩ装置（３）
   と、前記疑似ＬＳＩ装置（３）に対して回路データをダ
   ウンロードするための装置本体（２）とを有し、これら
   が別体に設けられてなることを特徴とする疑似ＬＳＩ装
   置を用いたデバッグ装置。
7. 【請求項７】 前記装置本体（２）が、前記不揮発性記
   憶部（１１）に対する回路データのダウンロード後に、
   前記不揮発性記憶部（１１）から前記疑似動作部（１
   ２）へ回路データを転送するための指令を出力するよう
   に構成されてなることを特徴とする請求項６記載の疑似
   ＬＳＩ装置を用いたデバッグ装置。
8. 【請求項８】 前記疑似動作部（１２）が、その内部の
   任意のプログラマブル・ゲートアレイ間の配線をプログ
   ラム可能とする配線変換用ＬＳＩを備え、さらに、前記
   配線変換用ＬＳＩが複数の入力端子と、複数の出力端子
   と、前記入力端子と前記出力端子の接続経路を選択する
   ゲート群と、前記ゲート群を駆動し入力端子と出力端子
   の接続関係を制御する制御信号を入力する制御用入力端
   子を備え、制御信号に対応して入力端子と出力端子の接
   続が一意に決定されることを特徴とする請求項１記載の
   疑似ＬＳＩ装置。