JPH0283895A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のチップ選択技術に関し、例え
ば半導体記憶装置やこれを含むシステムに適用して有効
な技術に関する。

〔従来技術〕

マイクコンピュータ応用システムにおいてマイクロコン
ピュータやマイクロプロセッサなどのマスタモジュルが
管理するアドレス空間には通常メモリや入出力回路さら
にはタイマ・カウンタなどの各種周辺デバイスが配置さ
れ、それらにはシステム上固有のアドレスが割り当てら
れている。マイクロコンピュータのようなマスクデバイ
スが周辺デバイスをアクセスするときには、当該マスタ
デバイスはアクセス対象デバイスに割り当てられたアド
レスを指定するビットなどを含むアドレス信号を出力す
る。従来このようにして出力されるアドレス信号の所定
ビットは、ＴＴＬ（）−ランジスタ・トランジスタ・ロ
ジック）回路などで構成されたアドレスデコーダに供給
され、アドレスデコーダは入力アドレス信号に基づいて
デバイスをチップ選択するためのチップ・セレクト信号
のような選択信号を生成する。このアドレスデコーダで
生成された選択信号は夫々の周辺デバイスなどに供給さ
れ、チップ選択レベルの選択信号を受けるデバイスが動
作可能とされ、例えば、メモリならば、チップ選択状態
に呼応して内部アドレスバッファやアドレスデコーダさ
らには読み出しアンプなどが活性化され、その後でメモ
リセルのアドレシングを行うための外部アドレス信号の
デコードを開始してリード動作又はライト動作を行う。

マイクロコンピュータやプロセッサのようなデバイスの
中には例えば特開昭６２−１９６７４４号に記載がある
ように内部でチップ選択信号を形成して周辺モジュール
に直接与えるものもあるが、斯るチップ・セレクト・コ
ントロール機能には限りがあり、当該機能によりサポー
トしきれない数の周辺デバイスがある場合には上記同様
チップ選択信号を生成するためのアドレスデコーダが必
要とされる。

〔発明が解決しようとする課題〕

しかしながら、周辺デバイスに対するチップ選択制御を
ＴＴＬ回路で成るようなアドレスデコーダで行う構成で
は、チップ選択信号を形成するためのデコード動作に時
間がかかり、プロセッサなどによるアドレス信号の出力
から被アクセスモジュールが実際に動作可能になるまで
に無視し得ない遅延時間を生じ１個々のデバイスの動作
速度が向上してもシステム動作上のアクセタイムが長く
なり、システム動作のスループットが低下するという問
題点のあることが本発明者によって明らかにされた。

本発明の目的は、チップ選択制御という点においてバス
サイクルが開始されてから実際に内部動作可能にされる
までのオーバヘッドをなくすことができる半導体集積回
路を提供することにある。

さらに本発明の別の目的は、チップ選択制御という点に
おいてシステム動作上のアクセスサイクルが無駄に長く
なる事態を防止することができると共に、システム動作
のスループット向上に寄与することができる半導体集積
回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、外部からの指示に基づいて固有の動作を行う
内部回路、並びにこの内部回路固有の動作にて得られる
情報を外部に出力し又は内部回路固有の動作に必要な情
報を外部から得るためのデータインタフェース部を備え
た半導体集積回路において、半導体集積回路のチップ選
択のために割り当てられるようなアドレス情報を保持す
る記憶手段と、この記憶手段が保持するアドレス情報と
外部から供給されるアドレス情報とを比較してこの比較
結果基づき上記データインタフェース部を制御する制御
手段を設けるものである。

ここで、上記内部回路は、外部で起動されるバスサイク
ルの起動に呼応して例えばバスサイクルの開始を意味す
るようなバス・スタート信号やアドレス・ストローブ信
号などのアサートタイミングに同期して固有の動作を開
始可能にしておくことができる。このとき、上記制御手
段は、記憶手段が保持するアドレス情報と外部から供給
されるアドレス情報との不一致／一致の比較結果に基づ
き既に開始した内部回路の処理を外部に対して実質的に
無効／有効にするように上記データインタフェース部を
制御することができる。

また、上記記憶憶手段を外部からのアクセスに基づいて
書き換え可能にすることにより、その記憶手段の保持情
報を変更するだけで当該記憶手段を含む半導体集積回路
のアドレスマツピング状態の変更が可能になる。

〔作　用〕

上記した手段によれば１個々の半導体集積回路はチップ
選択のために割り当てられるアドレス情報に基づいて自
分自身のチップ選択の有無を自ら判定する機能を有し、
この機能が、システム動作上必要とされるチップ・セレ
クト・コントロールのためのＴＴＬ回路で成るようなア
ドレスデコーダを不要とするように作用する。

そして、半導体集積回路向らによるチップ選択／非選択
状態の判定結果は、データインタフェース部の制御に反
映される。これにより、内部回路はチップ選択／非選択
の有無に拘らずバスサイクルの開始に呼応して予め動作
を行うことが可能になり、その後チップ非選択状態であ
ることを検出する場合には、既に開始した内部回路の処
理を外部に対して実質的に無効にするように上記データ
インタフェース部を制御する処理が実現される。

したがって、システム動作上バスサイクルが開始されて
から実際に動作可能にされるまでのオーバヘッドが少な
くなり、さらにシステム動作上のアクセスサイクルが無
駄に長くなる事態を防止することができると共に、シス
テム動作のスループット向上を達成するものである。

〔実　施　例〕

第１図には本発明の一実施例であるＳ　ＲＡＭ（スタテ
ィック・ランダム・アクセス・メモ１月のブロック図が
示される。同図に示されるＳＲＡＭは、特に制限されな
いが、公知の半導体集積回路製造技術によりシリコンの
ような１つの半導体基板に形成される。

第１図に示されるＳＲＡＭ１は、図示しないスタティッ
ク型メモリセルをマトリクス配置したメモリセルアレイ
２を備える。このメモリセルアレイ２を構成するメモリ
セルの選択端子は行毎にワード線ＷＬ、〜ＷＬｉに結合
され、また、メモリセルのデータ入出力端子は列単位に
相補ビット線ＢＬ、。＋　ＢＬｏｏ−ＢＬｅｎ、ＢＬｅ
ｎに結合される。

メモリセルをアドレシングするためのアドレス信号は、
特に制限されないが、外部アドレス入力端子３に供給さ
れるｎ＋ｉビットのアドレス信号ＡＤＲ８のうち下位ｎ
ビットとされ、これに含まれるローアドレス信号Ａｒは
ローアドレスバッファ４に供給されて内部相補アドレス
信号に変換される。ローアドレスバッファ４から出力さ
れる内部アドレス信号はローアドレスデコーダ及びワー
ドドライバ５に供給されてデコードされ、このデコード
結果に対応する所定１本のワード線がワードドライバに
よって選択レベルに駆動される。下位ｎビットのアドレ
ス信号に含まれるカラムアトレ入信号Ａｃはカラムアド
レスバッフ７６に供給されて内部相補アドレス信号に変
換される。カラムアドレスバッファ６から出力される内
部アドレス信号はカラムアドレスデコーダ７に供給され
てデコードされる。第１図において８は、上記相補ビッ
ト線ＢＬ、。、ＢＬ、、　〜ＢＬｅｎ、ＢＬｅｎを１対
１対応でコモンデータ＠ＣＤ０．ＣＤ、〜ＣＤｅ、ＣＤ
ａに接続するための図示しないスイッチを含むカラム選
択回路であり、このカラム選択回路８に含まれる図示し
ないスイッチは、上記カラムアドレスデコーダ７の出力
選択信号により、コモンデータ線ＣＤ、、ＣＤ０〜ＣＤ
ｅ、ＣＤｅの夫々に対して１対のビット線を導通に制御
する。これにより、ローアドレス信号Ａｒ及びカラムア
ドレス信号Ａｃに対応するメモリセルのデータ入出力端
子がコモンデータ線ＣＤ、、　ＣＤ、〜ＣＤｅ。

ＣＤｅに導通にされる。

コモンデータ線ＣＤ、、ＣＤ０−ＣＤｅ、ＣＤｅは、そ
れに読み出されるメモリセルデータを増幅するセンスア
ンプ１０の入力端子に結合される。

センスアンプ１０には、特に制限されないが、夫々のコ
モンデータ１ａｃＤ、、ＣＤ、−ＣＤｅ、ＣＤｅに対応
する差動増幅回路が内蔵され、夫々の差動増幅回路から
シングルエンドで取り出される出力はデータ出力バッフ
ァのような読み出し回路１１に供給され、メモリ・リー
ド動作においては読み出し回路１１から出力されるデー
タが外部データ入出力端子１２を介して外部に与えられ
るようになっている。また、コモンデータ線ＣＤ、、Ｃ
Ｄｏ−ＣＤ　ｅ　、　ＣＤ　ｅにはデータ人力バッファ
のような書き込み回路１３の出力端子が結合される。

この書き込み回路１３は、メモリ・ライト動作において
、外部データ入出力端子１２から与えられる書き込みデ
ータをコモンデータ線ＣＤ０．　ＣＤ０〜ＣＤ　ｅ　、
　ＣＤ　ｅに供給する。

ここで第２図には上記書き込み回路１３における１ビッ
ト分の構成例が示される。第２図に従えば、書き込み回
路１３は、外部からの書き込みデータを増幅用インバー
タ２ｏで受け、これをインバータ２１を介して相補レベ
ルのデータ信号として１対のコモンデータ線に与えるが
、その前段には例えばｎチャンネル型トランスファＭＯ
８ＦＥＴＱＩ、Ｑ２が介在され、それらＭＯ８ＦＥＴＱ
１、Ｑ２は書き込み制御信号ｃｏｍｐ’ｗｅにてスイッ
チ制御される。この書き込み制御信号ｃ。

ｍｐ　’　ｗｅがハイレベルにされると、書き込み回路
１３は動作可能になる。

第３図には上記読み出し回路１１における１ビット分の
構成例が示される。第３図に従えば、電源端子Ｖｄｄ、
Ｖｓｓの間に直列接続した１対のｎチャンネル型出力Ｍ
Ｏ８ＦＥＴＱ３．Ｑ４を最終出力段に備え、一方の出力
ＭＯ８ＦＥＴＱ３のゲート電極は、２人力ナンドゲート
２３の出力を受けて反転させるインバータ２４の出力端
子に結合され、同様に他方の出力ＭＯ５ＦＥＴＱ４のゲ
ート電極は、２人力ナンドゲート２５の出力を受けて反
転させるインバータ２６の出力端子に結合される。上記
ナントゲート２３の一方の入力端子には読み出しデータ
をインバータ２７で反転した信号が与えられ、またナン
トゲート２５の一方の入力端子には上記インバータ２７
の出力をさらにインバータ２８で反転した信号が供給さ
れ、さらに両方のナントゲート２３．２５の他方の入力
端子には読み出し制御信号Ｑ　Ｏｍｐ・Ｏｅが供給され
る。この読み出し回路１１は、読み出し制御信号ｃｏｍ
ｐ・Ｏｅがハイレベルのときに動作可能とされることに
より、入力データレベルに応じた論理出力を得ることが
できる。尚、読み出し制御ｍ号ａ　ｏｍｐ−ｏ　ｅがロ
ーレベルのときには双方のＭＯ８ＦＥＴＱ３．Ｑ４がオ
フ状態に制御されることにより、読み出し回路１１は高
出力インピーダンス状態にされる。

次に本実施例のＳＲＡＭ１におけるチップ選択制御並び
に内部動作タイミング制御について説明する。

上記外部アドレス信号入力端子３に供給されるアドレス
信号ＡＤＲ８のうち上位ｉビットはＳＲＡＭのようなデ
バイスのチップ選択のために割り当て可能なアドレス情
報とみなされる。従来のＳＲＡＭのようなデバイスでは
斯るｉビットのアトレス情報は直接内部に取り込まれず
、チップ選択信号を形成したりするための図示しない外
部アドレスデコーダに供給されるものである。

第１図において３１はＳＲＡＭ１をチップ選択とするた
めに割り当てられるようなアドレス情報が設定可能とさ
れるデータレジスタである。このデータレジスタ３１へ
のデータ設定は、特に制限されないが、外部データ入出
力端子１２を介して行われる。このデータレジスタ３１
に設定されたアドレス情報と、外部からＳＲＡＭＩに取
り込まれる上記ｉビットのアドレス情報は比較回路３０
に供給され、そこで両者の一致／不一致が判定され、そ
の結果に応じたレベルの比較制御信号Ｃ０ｍｐが比較回
路３０から出力される。ここで双方の入力アドレス信号
が一致する場合とは、各ビットの完全一致、もしくは夫
々のアドレス情報で定義される空間に包含関係を有する
ような関係がある場合を意味し、そのとき上記比較制御
信号ｃＯｍｐはハイレベルにされる。

第１図において３５がＳＲＡＭ１の内部タイミング信号
を生成するためのタイミングジェネレータである。従来
のＳＲＡＭのようなデバイスにおけるタイミングジェネ
レータにはチップ選択信号が供給され、これがアサート
されることにより該当デバイスが選択されて初めて内部
動作が開始されるが、本実施例のＳＲＡＭＩは外部から
チップ選択信号を受けない、この代わりに、バスサイク
ルの起動を意味するようなバススタート信号ＢＳを外部
から受け、これがアサートされると、当該ＳＲＡＭ１が
チップ選択されるべきデバイスか否かに関係なく内部動
作を開始するようになっている。即ち、上記バススター
ト信号ＢＳと共にライトイネーブル信号ＷＥ、アウトプ
ットイネーブル信号ＯＥ、及びレジスタプログニラム信
号ＲＰＧＭを外部から受けるタイミングジェネレータ３
５は、バススタート信号ＢＳがアサートされると、所定
のタイミングで内部活性化信号φをアサートして、ロー
アドレスバッファ４、ローアドレスデコーダ及びワード
ドライバ５、カラムアドレスバッファ６、カラムアドレ
スデコーダ７、及びセンスアンプ１０などを活性化して
内部動作を可能とする。したがって、この状態でＳＲＡ
ＭＩにアドレス信号ＡＤＲ８が供給されると、アドレス
バッファ４．６による相補内部アドレスの生成やアドレ
スデコーダ５，７によるアドレスデコード動作などが開
始される。このときのメモリ・ライト動作の指示はライ
トイネーブル信号ＷＥがローレベルにアサートされるこ
とによって指示され、これに基づいて所定のタイミング
で内部書き込み信号ｗｅがハイレベルにアサートされる
。また、メモリ・リード動作の指示はアウトプットイネ
ーブル信号ＯＥがローレベルにアサートされることによ
って指示され、これに基づいて所定のタイミングで内部
読み出し信号ｏｅがハイレベルにアサートされる。上記
内部書き込み信号ｗｅは、特に制限されないが、アンド
ゲート３２により上記比較制御信号ａｏｍｐと論理積が
採られ、この結果が書き込み回路１３に対する書き込み
制御帯ｃｏｍｐ・ｗｅとされる。また、上記内部読み出
し信号Ｏｅは、特に制限されないが、アンドゲート３３
により上記比較制御信号ａ　ｏ　ｍ　ｐと論理積が採ら
れ、この結果が読み出し回路１１に対する読み出し制御
帯ｃｏｍｐ’ｏｅとされるー このようにバススタート信号ＢＳがアサートされること
により、当該ＳＲＡＭ１がチップ選択されるべきデバイ
スか否かに関係なく内部動作を開始すると、これに並行
して、比較回路３０は、上位ｉビットのアドレス信号と
データレジスタ３１に設定されているアドレス情報とを
比較し、一致している場合、即ち、当該ＳＲＡＮＭがチ
ップ選択されるべきデバイスである場合には、比較制御
信号ｃ　ｏｍｐをハイレベルにアサートする。したがっ
て、ＳＲＡＭ１がチップ選択されるべきデバイスか否か
に関係なく予め開始された内部動作の結果は外部に対し
て有効とされる。例えば、メモリ・リード動作の場合に
、ＳＲＡＭＩがチップ選択されるべきデバイスか否かに
関係なく予め開始されたアドレスデコード動作さらには
これによって所定のメモリセルがアドレシングされると
、ハイレベルにアサートされる読み出し制御信号Ｃ０ｍ
ｐ’ｏｅにて読み出し回路１１が活性化され。

これによって、当該アドレシングされたメモリセルデー
タが外部に読み出し可能とされる。また、メモリ・ライ
ト動作の場合に、ＳＲＡＭＩがチップ選択されるべきデ
バイスか否かに関係なく予め開始されたアドレスデコー
ド動作さらにはこれによって所定のメモリセルがアドレ
シングされると、ハイレベルにアサートされる書き込み
制御信号Ｃｏｍｐ　’　ｗｅにて書き込み回路１３が活
性化され、これによって、外部書き込みデータが、書き
込み回路１３に介して当該アドレシングされたメモリセ
ルに書き込み可能とされる。

一方、バススタート信号ＢＳがアサートされることによ
り、当該ＳＲＡＭＩがチップ選択されるべきデバイスか
否かに関係なく内部動作を開始するのと並行して行われ
る比較回路３０による比較結果が不一致である場合、即
ち、当該Ｓ　ＲＡＭ　１がチップ選択されるべきデバイ
スではない場合には、比較制御信号ｃｏｍｐはローレベ
ルのネゲート状態を維持する。したがって、ＳＲＡＭＩ
がチツブ選択されるべきデバイスか否かに関係なく予め
内部動作を開始しても、読み出し回路１１及び書き込み
回路１３の双方は共に活性化されないから、その予め開
始された内部動作の結果は外部に対して無効とされる。

上記データレジスタ３５に対するデータ設定は上記レジ
スタプログラム信号ＲＰＧＭがローレベルにアサートさ
れることにより指示される。このレジスタプログラム信
号ＲＰＧＭがアサートされると、タイミングジェネレー
タ３５は内部制御信号ｒｐｇｍをアサートする。これに
より、データレジスタ３１の入力ゲートは外部からのデ
ータ転送タイミングに同期するような所定のタイミング
で開かれ、外部からのデータ設定が可能とされる。

尚、レジスタプログラム信号ＲＰＧＭは、特に制限され
ないが、外部のアドレスデコーダによるアドレスデコー
ド結果に従って生成される。

上記実施例によれば以下の作用効果を得るものである。

（１，）ＳＲＡＭＩはチップ選択のために割り当てられ
るアドレス情報をデータレジスタ３１に格納し、これに
基づいて自分自身のチップ選択／非選択の有無を自ら判
定する機能を有するから、システム動作上必要とされる
チップ・セレクト・コントロールのためのＴＴＬ回路で
成るようなアドレスデコーダを不要とすることができる
。

（２）システム動作上本実施例のＳＲＡＭＩはバスサイ
クルの開始から即座にアドレスデコードのような内部動
作を開始し、当該ＳＲＡＭ１がシステム動作上チップ選
択されるべきデバイスであるこを自らが判定すると、既
に開始した内部回路の処理を、外部に対して有効とする
ように書き込み回路１３や読み出し回路１１のような外
部データインタフェース部を制御するから、バスサイク
ルが開始されてもチップ選択状態にされるまで内部動作
の開始を待たなければならない従来のデバイス構成に比
べ、チップ選択されるべきデバイスがバスサイクルの開
始から実際に動作可能にされるまでのオーバヘッドを無
くすことができ、さらには、システム動作上のアクセス
サイクルが無駄に長くなる事態を防止することができる
と共に、システム動作のスループット向上に寄与する。

（３）データレジスタ３１の内容が外部から書き換え可
能にされている場合には、そのデータレジスタ３１の設
定情報を変更するだけで当該ＳＲＡＭ１のアドレスマツ
ピング状態の変更が可能になる。したがって、本実施例
のＳＲＡＭＩのようなデバイスが複数個含まれるマイク
ロコンピュータ応用システムなどにおいては、夫々のＳ
　ＲＡＭ　１に含まれるデータレジスタ３１の内容を組
織的に書き換えることにより、メモリ単位のデータ転送
を簡単に行うことができる。

以上本発明者によってなされた発明を実施例に基づいて
詳細に説明したが本発明はそれに限定されるものではな
くその要旨を逸脱しない範囲において種々変更すること
ができる。

上記実施例ではバスサイクルの起動に呼応する内部回路
の動作開始をバススタート信号ＢＳに同期させる構成と
したが、アドレス信号の有効性もしくは確定を意味する
ようなアドレスストローブ２〇− 信号などに変えてもよい。また、このような信号は必ず
しも必要ではなく、例えばアドレスの変化を検出して内
部動作を開始する構成のデバイスではそのような信号を
受ける必要はない。また、リード動作やライト動作を指
示する外部制御信号は上記実施例に限定されず実質的に
リード動作又はライト動作の指示を意味する信号に変え
ることができる。また、上記実施例では内部回路を活性
化する内部制御信号として１つの信号φを共通利用する
構成として説明したが、このような信号の種類やアサー
トタイミングは適宜変更することができる。

また、上記実施例で説明したデータレジスタ３１のよう
な記憶手段は、フリップフロップで成るような書き換え
可能なスタティックな構成、あるいはＥＦＲＯＭ　（エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）やＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・
アンド・プログラマブル・リード・オンリ・メモ１月を
構成するような電気的に書き込み可能な不揮発性記憶素
子、さらにはマスクＲＯＭを構成するような不揮発性記
憶素子によって構成することができる。斯る記憶手段を
スタティックな構成とする場合にはそれに対するデータ
設定をシステムの立ち上げ時に行うことができ、また、
電気的に書き込み可能な不揮発性記憶素子を利用して当
該記憶手段を構成する場合１こは、システム設削時もし
くはシステム開発時にその記憶手段をプログラムするこ
ともできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、その他各種の半導体記憶装置に適用するこ
とができるのはもとより、入出力デバイスやコントロー
ラデバイスなどその他各種半導体集積回路にも広く適用
することができる。本発明は少なくとも外部からの指示
に基づいて固有の動作を行う内部回路と、この内部回路
固有の動作にて得られる情報を外部に出力し又は内部回
路固有の動作に必要な情報を外部から得るためのデータ
インタフェース部とを備えた条件の半導体集積回路に適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明に係る半導体集積回路はチップ選択の
ために割り当てられるアドレス情報を記憶手段に格納し
、これに基づいて自分自身のチップ選択／非選択を自ら
判定する機能を有するから、システム動作上必要とされ
るチップ・セレクト・コントロールのためのＴＴＬ回路
で成るようなアドレスデコーダを不要とすることができ
るという効果がある。

また、システム動作上本発明に係る半導体集積回路はバ
スサイクルの開始から即座にアドレスデコードのような
内部動作を開始し、当該半導体集積回路がシステム動作
上チップ選択されるべきデバイスであるこを自らが判定
すると、既に開始した内部回路の処理を、外部に対して
有効とするよ〜２４− うにデータインタフェース部を制御するから、バスサイ
クルが開始されてもチップ選択状態にされるまで内部動
作の開始を待たなければならない従来のデバイス構成に
比べ、チップ選択されるべきデバイスがバスサイクルの
開始から実際に動作可能にされるまでのオーバヘッドを
無くすことができ、さらには、システム動作上のアクセ
スサイクルが無駄に長くなる事態を防止することができ
ると共に、システム動作のスループットを向上させるこ
とができるという効果がある。

そして、記憶手段の内容が外部から書き換え可能にされ
ている場合には、その記憶手段の設定情報を変更するだ
けで半導体集積回路のアドレスマツピング状態の変更が
可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＳＲＡＭのブロック図
、 第２図は書き込み回路における１ビット分の構成例を示
す回路図、 第３図は読み出し回路における１ビット分の構成例を示
す回路図である。 １・・ＳＲＡＭ、２・・・メモリセルアレイ、４・・・
ローアドレスバッファ、５・・ローアドレスデコーダ及
びワードドライバ、６・・・カラムアドレスバッファ、
７・・・カラムアドレスデコーダ、８・・・カラム選択
回路、１０・・・センスアンプ、１１・・・読み出し回
路、１３・・・書き込み回路、３ｏ・・・比較回路、３
１・・・データレジスタ、３５・・・タイミングジェネ
レータ。

Claims (1)

1. 【特許請求の範囲】 １、外部からの指示に基づいて固有の動作を行う内部回
   路と、この内部回路固有の動作にて得られる情報を外部
   に出力し又は内部回路固有の動作に必要な情報を外部か
   ら得るためのデータインタフェース部と、アドレス情報
   を保持する記憶手段と、この記憶手段が保持するアドレ
   ス情報と外部から供給されるアドレス情報とを比較して
   この比較結果基づき上記データインタフェース部を制御
   する制御手段を備えた半導体集積回路。 ２、上記内部回路は、外部で起動されるバスサイクルの
   起動に呼応して固有の動作を開始するためのタイミング
   ジェネレータを有するものである請求項１記載の半導体
   集積回路。 ３、上記制御手段は、記憶手段が保持するアドレス情報
   と外部から供給されるアドレス情報との不一致／一致の
   比較結果に基づき既に開始した内部回路の処理を外部に
   対して実質的に無効／有効にするように上記データイン
   タフェース部を制御するものである請求項２記載の半導
   体集積回路。 ４、上記記憶手段は外部からのアクセスに基づいてその
   保持情報が可変とされ、同保持情報は半導体集積回路の
   チップ選択のために割り当てられるアドレス情報とされ
   る請求項１乃至３の何れか１項に記載の半導体集積回路
   。 ５、上記内部回路は、メモリセルアレイを有し、このメ
   モリセルアレイに含まれるメモリセルを外部から供給さ
   れるアドレス信号に基づいて選択するものである請求項
   ４記載の半導体集積回路。