JPH0283939A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH0283939A JPH0283939A JP63237043A JP23704388A JPH0283939A JP H0283939 A JPH0283939 A JP H0283939A JP 63237043 A JP63237043 A JP 63237043A JP 23704388 A JP23704388 A JP 23704388A JP H0283939 A JPH0283939 A JP H0283939A
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- JP
- Japan
- Prior art keywords
- thin film
- source
- drain
- semiconductor layer
- film transistor
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁物基板上に低温プロセスで製造でき、高
移動゛度、高耐圧でリーク電流の少ない薄膜トランジス
タに関するものである。
移動゛度、高耐圧でリーク電流の少ない薄膜トランジス
タに関するものである。
近年ガラス基板上に薄膜能動デバイスをつくりこむ技術
は、大面積透過型液晶デイスプレィや密着型イメージセ
ンサ等を初めとする各所に応用がめざされ、研究が活発
化している。そのなかでも大面積に均一に成膜できるａ
−３ｉ：Ｈは既に製品レベルの応用が進んでいる。しか
しａ−３ｉ：）−１では移動度が非常に遅いためその応
用分野が制限されている。すなわち光センサやスイッチ
ングデバイスとしては応用可能であるが、これらを駆動
する周辺回路を同時につくりこもうとした場合移動度が
単結晶シリコンの約１０００分の１と低いため必用とす
る速さの駆動回路を製作することができない、現在この
様な駆動回路はシリコンウェハー上で製作されワイヤボ
ンディングで薄膜デバイスと接続しているのが現状であ
る。しかし製造コストや配線の歩どまりなどの点から、
将来的には全薄膜化が必用とされている９このためには
ガラス基板上に高移動度薄膜を製作する手段が必用とな
る。最近では、ガラス基板上で単結晶シリコンを得るこ
とも可能となってきた。しかしこのためにはかなりの高
温プロセスを必用とし、ガラス基板も含め他の部分が高
温にさらされることになる。この結果使用するガラス基
板などを耐熱性の高い物にしなければならないこと、他
部への損傷の問題等が生じでくる。そこで低温プロセス
で均一に高移動度の薄膜能動デバイスを作成する研究が
各所でおこなわてている。その一つとして多結晶シリコ
ンのＴＰＴの研究開発がおこなわれている。
は、大面積透過型液晶デイスプレィや密着型イメージセ
ンサ等を初めとする各所に応用がめざされ、研究が活発
化している。そのなかでも大面積に均一に成膜できるａ
−３ｉ：Ｈは既に製品レベルの応用が進んでいる。しか
しａ−３ｉ：）−１では移動度が非常に遅いためその応
用分野が制限されている。すなわち光センサやスイッチ
ングデバイスとしては応用可能であるが、これらを駆動
する周辺回路を同時につくりこもうとした場合移動度が
単結晶シリコンの約１０００分の１と低いため必用とす
る速さの駆動回路を製作することができない、現在この
様な駆動回路はシリコンウェハー上で製作されワイヤボ
ンディングで薄膜デバイスと接続しているのが現状であ
る。しかし製造コストや配線の歩どまりなどの点から、
将来的には全薄膜化が必用とされている９このためには
ガラス基板上に高移動度薄膜を製作する手段が必用とな
る。最近では、ガラス基板上で単結晶シリコンを得るこ
とも可能となってきた。しかしこのためにはかなりの高
温プロセスを必用とし、ガラス基板も含め他の部分が高
温にさらされることになる。この結果使用するガラス基
板などを耐熱性の高い物にしなければならないこと、他
部への損傷の問題等が生じでくる。そこで低温プロセス
で均一に高移動度の薄膜能動デバイスを作成する研究が
各所でおこなわてている。その一つとして多結晶シリコ
ンのＴＰＴの研究開発がおこなわれている。
しかし、多結晶シリコンＴＰＴでは通常のＭＯＳＦＥＴ
やまたアモルファスシリコンのＦＥＴに比べても、リー
ク電流が多いことが問題となっている。
やまたアモルファスシリコンのＦＥＴに比べても、リー
ク電流が多いことが問題となっている。
第５図は従来のブレーナ型薄膜トランジスタの構造及び
その製造方法を示したものである６まずガラス基板ｌ上
に活性層となる多結晶シリコン３をアイランド化しゲー
ト絶縁膜４、ゲート電極５形成後、ゲート電極をパター
ン化する（第５図（ａ））。この後、ゲート電極をマス
クとしてイオン注入によりソース・ドレイン領域７を形
成する（第５図（ｂ））。この後層間絶縁Ｊｌ！８の形
成、コンタクトホール形成を行い、メタル配線によりソ
ース・ドレイン電極２を形成して薄膜トランジスタがで
き上る（第５図（ｃ））、ソース・ドレインの形成は第
２図（ｂ）に示すように表面濃度を高くするようなプロ
ファイルを持つような加速エネルギでイオン注入を行な
う。これはソース・ドレイン電極とのオーミック性をよ
くするためである。このような構造ではドレイン端の濃
度プロファイルは急峻なジャンクションとなり空乏層に
高電界か集中する。これがオフ電流が大きい原因となっ
ている。リーク電流が多いことは液晶のスイッチングデ
バイスとしても、駆動回路を製作する上でも問題となる
。特に液晶やエレクトロルミネッセンス素子（ＥＬ）等
高電圧を必要とするデバイスを駆動する応用が多いため
、高耐圧で低リーク電流のデバイスが必要である。しか
し通常のプレーナ型多結晶薄膜トランジスタでは特に高
電界印加時にリーク電流が急激に増大するという問題点
を持っている。従来ＭＯ３ＦＥＴの高耐圧化の方法とし
てＬＤＤ構造があるが、この方法をそのまま薄膜トラン
ジスタに適用するとレジスト工程を含め工程数が増える
。また移動度、しきい値の劣化などを引き起こすという
問題点があった６本発明の目的は工程数の増加や、移動
度、閾値の劣化を引き起こすことなく耐圧、リーク電流
について改善されたデバイス構造及びその精造方法を得
ることにある。
その製造方法を示したものである６まずガラス基板ｌ上
に活性層となる多結晶シリコン３をアイランド化しゲー
ト絶縁膜４、ゲート電極５形成後、ゲート電極をパター
ン化する（第５図（ａ））。この後、ゲート電極をマス
クとしてイオン注入によりソース・ドレイン領域７を形
成する（第５図（ｂ））。この後層間絶縁Ｊｌ！８の形
成、コンタクトホール形成を行い、メタル配線によりソ
ース・ドレイン電極２を形成して薄膜トランジスタがで
き上る（第５図（ｃ））、ソース・ドレインの形成は第
２図（ｂ）に示すように表面濃度を高くするようなプロ
ファイルを持つような加速エネルギでイオン注入を行な
う。これはソース・ドレイン電極とのオーミック性をよ
くするためである。このような構造ではドレイン端の濃
度プロファイルは急峻なジャンクションとなり空乏層に
高電界か集中する。これがオフ電流が大きい原因となっ
ている。リーク電流が多いことは液晶のスイッチングデ
バイスとしても、駆動回路を製作する上でも問題となる
。特に液晶やエレクトロルミネッセンス素子（ＥＬ）等
高電圧を必要とするデバイスを駆動する応用が多いため
、高耐圧で低リーク電流のデバイスが必要である。しか
し通常のプレーナ型多結晶薄膜トランジスタでは特に高
電界印加時にリーク電流が急激に増大するという問題点
を持っている。従来ＭＯ３ＦＥＴの高耐圧化の方法とし
てＬＤＤ構造があるが、この方法をそのまま薄膜トラン
ジスタに適用するとレジスト工程を含め工程数が増える
。また移動度、しきい値の劣化などを引き起こすという
問題点があった６本発明の目的は工程数の増加や、移動
度、閾値の劣化を引き起こすことなく耐圧、リーク電流
について改善されたデバイス構造及びその精造方法を得
ることにある。
この発明は、絶縁性基板上に設けられたソース・ドレイ
ン電極とその上部に設けられた多結晶薄膜半導体層、ゲ
ート絶縁膜層、ゲート電極よりなる順スタガ型薄膜トラ
ンジスタに於て、多結晶薄膜半導体層中のソース・ドレ
イン領域のドーパント濃度を膜厚の方向にチャネル側（
ゲート電極側）を低くソース・ドレイン電極側を高くし
た縦型ＬＤＤ構造（ライトリィ・ドープド・ドレイン）
を有することを特徴とする構成になっている。またこの
薄膜トランジスタは、ソース・ドレイン領域形成時に多
結晶薄膜半導体層最下部にピークを持つ濃度プロファイ
ルとなる加速エネルギでゲート電極側から多結晶薄膜半
導体層中にイオン注入を行うことによってドーパント濃
度を膜厚の方向にチャネル側を低くソース・ドレイン電
極側を高くしたソース・ドレイン領域を形成する方法で
製造することができる。
ン電極とその上部に設けられた多結晶薄膜半導体層、ゲ
ート絶縁膜層、ゲート電極よりなる順スタガ型薄膜トラ
ンジスタに於て、多結晶薄膜半導体層中のソース・ドレ
イン領域のドーパント濃度を膜厚の方向にチャネル側（
ゲート電極側）を低くソース・ドレイン電極側を高くし
た縦型ＬＤＤ構造（ライトリィ・ドープド・ドレイン）
を有することを特徴とする構成になっている。またこの
薄膜トランジスタは、ソース・ドレイン領域形成時に多
結晶薄膜半導体層最下部にピークを持つ濃度プロファイ
ルとなる加速エネルギでゲート電極側から多結晶薄膜半
導体層中にイオン注入を行うことによってドーパント濃
度を膜厚の方向にチャネル側を低くソース・ドレイン電
極側を高くしたソース・ドレイン領域を形成する方法で
製造することができる。
薄膜を使用して製作される薄膜トランジスタの構造とし
ては通常のプレーナタイプとよばれる構造とソース・ド
レイン電極とゲート電極とで薄膜半導体層をはさんだス
タガード構造と呼ばれる構造がある０通常のブレーナ構
造の薄膜トランジスタではソース・ドレイン間に電圧を
加えて行ったときにドレイン端に高電界が印加され、こ
の点でのバンドギャップ間の電界エミッション電流がリ
ーク電流の原因となる。ここで結晶シリコンではこのよ
うなバンド間のリーク電流は少ないため通常では問題と
ならない、しかし多結晶シリコンではバンドギャップ中
に多くの粒界トラップが存在しこれを介してのバンド間
のリーク電流が流れやすい。このため高電圧印加時に急
激なリーク電流の増加が観測される。このようなリーク
電流は多結晶シリコンでは本質的に避けられないもので
ある。しかしこの電流はドレイン端の空乏層間にかかる
電界に依存しているのでトレインのドーピング濃度を小
さくすれば、この領域にかかる電界を軽減しリーク電流
を低減することができる。しかし一方でソース・ドレイ
ンの寄生抵抗を高くすることになる。あるいは電極メタ
ルとのオーミック性の問題からあまりドーピング濃度を
下げることはできない、そこで本発明ではトレイン端の
近傍のみドーピング濃度が低いＬＤＤ構造を再現性良く
製作し移動度、しきい値の低下をひき起こすことなくソ
ース・ドレイン間の耐圧を向上させリーク電流の改善を
行なっている。順スタガードタイプのトランジスタでは
チャネルとドレイン電極とが活性層の膜厚だけはなれて
いる。そこで表面のドーパント濃度を低くし深くなるに
つれて高いドーパント濃度分布を形成すれば縦型の微小
なＬＤｒ）ｔｌＩ造となり移動度などの低下を引き起こ
す事なくリーク電流、耐圧に優れた特性が実現できる。
ては通常のプレーナタイプとよばれる構造とソース・ド
レイン電極とゲート電極とで薄膜半導体層をはさんだス
タガード構造と呼ばれる構造がある０通常のブレーナ構
造の薄膜トランジスタではソース・ドレイン間に電圧を
加えて行ったときにドレイン端に高電界が印加され、こ
の点でのバンドギャップ間の電界エミッション電流がリ
ーク電流の原因となる。ここで結晶シリコンではこのよ
うなバンド間のリーク電流は少ないため通常では問題と
ならない、しかし多結晶シリコンではバンドギャップ中
に多くの粒界トラップが存在しこれを介してのバンド間
のリーク電流が流れやすい。このため高電圧印加時に急
激なリーク電流の増加が観測される。このようなリーク
電流は多結晶シリコンでは本質的に避けられないもので
ある。しかしこの電流はドレイン端の空乏層間にかかる
電界に依存しているのでトレインのドーピング濃度を小
さくすれば、この領域にかかる電界を軽減しリーク電流
を低減することができる。しかし一方でソース・ドレイ
ンの寄生抵抗を高くすることになる。あるいは電極メタ
ルとのオーミック性の問題からあまりドーピング濃度を
下げることはできない、そこで本発明ではトレイン端の
近傍のみドーピング濃度が低いＬＤＤ構造を再現性良く
製作し移動度、しきい値の低下をひき起こすことなくソ
ース・ドレイン間の耐圧を向上させリーク電流の改善を
行なっている。順スタガードタイプのトランジスタでは
チャネルとドレイン電極とが活性層の膜厚だけはなれて
いる。そこで表面のドーパント濃度を低くし深くなるに
つれて高いドーパント濃度分布を形成すれば縦型の微小
なＬＤｒ）ｔｌＩ造となり移動度などの低下を引き起こ
す事なくリーク電流、耐圧に優れた特性が実現できる。
ソース・ドレイン電極とのオーミック性も良好である。
イオン注入法を用いてソース・ドレンイン領域を形成す
る時、通常は表面濃度が高くなるように加速電圧の設定
をするが、この加速電圧をより高くすることにより、表
面のドーパント濃度を低くし深くなるにつれて高いドー
パント濃度分布をつくることができる。さらにこのドー
パントの活性化を通常用いられる熱処理による活性化で
なくラピッドサーマルアニーリングで行えばこのドーピ
ングプロファイルを変えることなく活性化が行える０通
常の熱処理ではプロファイルが鈍化し効果が半減する恐
れがあるからである０以上の方法により簡単に自己整合
的に縦型ＬＤＤ構造が作成できる。順スタガ型トランジ
スタのソース・ドレイン領域の形成にこの方法を用いる
ことにより、前述した縦型ＬＤＤ構造のトランジスタが
作製でき、移動度などの低下を引き起こす事なくリーク
電流、耐圧に優れた特性が実現できる。またこの方法に
よるとゲート絶縁膜をそのまま層間絶縁膜として使うこ
ともできるので、配線工程が短縮されマスク工程が少な
くてすむという利点もあわせ持っている。
る時、通常は表面濃度が高くなるように加速電圧の設定
をするが、この加速電圧をより高くすることにより、表
面のドーパント濃度を低くし深くなるにつれて高いドー
パント濃度分布をつくることができる。さらにこのドー
パントの活性化を通常用いられる熱処理による活性化で
なくラピッドサーマルアニーリングで行えばこのドーピ
ングプロファイルを変えることなく活性化が行える０通
常の熱処理ではプロファイルが鈍化し効果が半減する恐
れがあるからである０以上の方法により簡単に自己整合
的に縦型ＬＤＤ構造が作成できる。順スタガ型トランジ
スタのソース・ドレイン領域の形成にこの方法を用いる
ことにより、前述した縦型ＬＤＤ構造のトランジスタが
作製でき、移動度などの低下を引き起こす事なくリーク
電流、耐圧に優れた特性が実現できる。またこの方法に
よるとゲート絶縁膜をそのまま層間絶縁膜として使うこ
ともできるので、配線工程が短縮されマスク工程が少な
くてすむという利点もあわせ持っている。
以下添付の図面に示す実施例により発明の詳細な説明す
る。第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例
を示す工程図である。第１図（ａ＞に示すように高融点
金属を用いてガラス基板１の表面にソース・ドレイン電
極２のパターンを形成する。活性層となる多結晶シリコ
ン３をアイランド化した後、ゲート絶縁膜４、ゲート電
極５を順次成膜し、ゲート電極パターンを形成するとこ
ろまでは通常のデバイス作製プロセスと同様に行う（第
１図（ｂ））、この後ゲート電極５をマスクとしてイオ
ン注入法により自己整合的にソース・ドレイ゛ン高濃度
領域７を形成した（第１図（ｃ））、ここではＰイオン
６を２００ｋｅＶの加速エネルギで打ち込んだ、この結
果第２図（ａ）に示すように多結晶シリコン表面のドー
パント密度を低く、深くなるに連れてドーピング濃度が
高くなるようにすることができた。この時の加速エネル
ギはイオン種、ゲート絶縁膜の厚さによって変化するが
適当な加速エネルギーを選ぶことによって同様のプロフ
ァイルを得ることが可能である。この結果、チャネル近
傍のドーピング濃度が低く、電極に近づくに連れドーピ
ング濃度が高い縦型のＬＤＤ構造を有するトランジスタ
が簡単に得られた。ドーピング濃度分布の制御性、再現
性も高い、第１図に示す本発明の構造ではソース・ドレ
イン電極が多結晶シリコンの下部にあるため、表面濃度
を低減することが可能であり、この結果ＬＤＤ楕遣精造
られたのである。
る。第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例
を示す工程図である。第１図（ａ＞に示すように高融点
金属を用いてガラス基板１の表面にソース・ドレイン電
極２のパターンを形成する。活性層となる多結晶シリコ
ン３をアイランド化した後、ゲート絶縁膜４、ゲート電
極５を順次成膜し、ゲート電極パターンを形成するとこ
ろまでは通常のデバイス作製プロセスと同様に行う（第
１図（ｂ））、この後ゲート電極５をマスクとしてイオ
ン注入法により自己整合的にソース・ドレイ゛ン高濃度
領域７を形成した（第１図（ｃ））、ここではＰイオン
６を２００ｋｅＶの加速エネルギで打ち込んだ、この結
果第２図（ａ）に示すように多結晶シリコン表面のドー
パント密度を低く、深くなるに連れてドーピング濃度が
高くなるようにすることができた。この時の加速エネル
ギはイオン種、ゲート絶縁膜の厚さによって変化するが
適当な加速エネルギーを選ぶことによって同様のプロフ
ァイルを得ることが可能である。この結果、チャネル近
傍のドーピング濃度が低く、電極に近づくに連れドーピ
ング濃度が高い縦型のＬＤＤ構造を有するトランジスタ
が簡単に得られた。ドーピング濃度分布の制御性、再現
性も高い、第１図に示す本発明の構造ではソース・ドレ
イン電極が多結晶シリコンの下部にあるため、表面濃度
を低減することが可能であり、この結果ＬＤＤ楕遣精造
られたのである。
実際に製作した薄膜トランジスタの特性を第３図に示す
、ドレイン電流のゲート電圧による変化を示している。
、ドレイン電流のゲート電圧による変化を示している。
実線が本発明による製作されたトランジスタで破線で示
すのが従来の方法で作製したトランジスタの特性である
。この様に電界効果移動度、しきい値は殆ど変わらず、
オフ電流は減少しておりリーク電流については大きく改
善されていることがわかった。また第４図にゲート電圧
を０■にした時のドレイン電圧に対するリーク電流の特
性を示す、従来のブレーナ構造の薄膜トランジスタでは
、ドレイン電圧の増加に従い、急激なリーク電流の増加
がみられているが、本発明によるトランジスタではこの
ような急激なリーク電流の増加はみられていない、特に
高電圧駆動下においてリーク電流の著しい改善が得られ
た。耐圧は３０Ｖ以上あり、３０Ｖの電圧印加時でもリ
ーク電流は１Ｏ−１０Ａ以下である。この結果従来のブ
レーナ型トランジスタに比べ高耐圧、低リーク電流のト
ランジスタかえられた。
すのが従来の方法で作製したトランジスタの特性である
。この様に電界効果移動度、しきい値は殆ど変わらず、
オフ電流は減少しておりリーク電流については大きく改
善されていることがわかった。また第４図にゲート電圧
を０■にした時のドレイン電圧に対するリーク電流の特
性を示す、従来のブレーナ構造の薄膜トランジスタでは
、ドレイン電圧の増加に従い、急激なリーク電流の増加
がみられているが、本発明によるトランジスタではこの
ような急激なリーク電流の増加はみられていない、特に
高電圧駆動下においてリーク電流の著しい改善が得られ
た。耐圧は３０Ｖ以上あり、３０Ｖの電圧印加時でもリ
ーク電流は１Ｏ−１０Ａ以下である。この結果従来のブ
レーナ型トランジスタに比べ高耐圧、低リーク電流のト
ランジスタかえられた。
ブレーナ型トランジスタにおいても同様な方法で縦型Ｌ
ＤＤ構造を作成することができるが、ドレイン電極のオ
ーミック性や製造の制御性などの点から順スタガの法が
優れていた。
ＤＤ構造を作成することができるが、ドレイン電極のオ
ーミック性や製造の制御性などの点から順スタガの法が
優れていた。
以上詳述したように、本発明による薄膜トランジスタの
製造方法により微少な縦型ＬＤＤ構造が簡単な工程で再
現性よく制作できた。またこの製造方法を用いた本発明
による構造の薄膜トランジスタにより高耐圧でリーク電
流が少なく高速動作が可能な薄膜トランジスタを得るこ
とができた。
製造方法により微少な縦型ＬＤＤ構造が簡単な工程で再
現性よく制作できた。またこの製造方法を用いた本発明
による構造の薄膜トランジスタにより高耐圧でリーク電
流が少なく高速動作が可能な薄膜トランジスタを得るこ
とができた。
この結果回路構成においても高電圧で駆動でき、回路設
計のマージンが高くとれるようになった。
計のマージンが高くとれるようになった。
第１図は本発明の一実施例を示す図、第２図＜ａ＞、（
ｂ）は本発明のトランジスタと従来のトランジスタの活
性層におけるドーパント濃度分布を示す図、第３図及び
第４図は本発明と従来のトランジスタの特性を比較した
図、第５図は従来例を示す図である。 １、・・・ガラス基板、２・・・ソース・ドレイン電極
、３・・・多結晶シリコン、４・・・ゲート絶縁膜（Ｓ
ｉＯ２膜）、５・・・ゲート電極、６・・・イオン、７
・・・ソース・ドレイン高濃度領域、８・・・層間絶縁
膜。 （αつ
ｂ）は本発明のトランジスタと従来のトランジスタの活
性層におけるドーパント濃度分布を示す図、第３図及び
第４図は本発明と従来のトランジスタの特性を比較した
図、第５図は従来例を示す図である。 １、・・・ガラス基板、２・・・ソース・ドレイン電極
、３・・・多結晶シリコン、４・・・ゲート絶縁膜（Ｓ
ｉＯ２膜）、５・・・ゲート電極、６・・・イオン、７
・・・ソース・ドレイン高濃度領域、８・・・層間絶縁
膜。 （αつ
Claims (1)
- 【特許請求の範囲】 １）絶縁性基板上に設けられたソース・ドレイン電極と
その上部に設けられた多結晶薄膜半導体層、ゲート絶縁
膜層、ゲート電極よりなる順スタガ型薄膜トランジスタ
に於て、前記多結晶薄膜半導体層のソース・ドレイン領
域（ソース・ドレイン電極に接する領域）のドーパント
濃度を膜厚の方向にチャネル側を低くソース・ドレイン
電極側を高くした縦型ＬＤＤ構造（ライトリィ・ドープ
ド・ドレイン）を有することを特徴とする薄膜トランジ
スタ。 ２）絶縁性基板上にソース・ドレイン電極、多結晶薄膜
半導体層、ゲート絶縁膜、ゲート電極を積層形成した後
、多結晶薄膜半導体層最下部にピークを持つ濃度プロフ
ァイルとなる加速エネルギでゲート電極側より多結晶薄
膜半導体層中にイオン注入を行うことによって多結晶薄
膜半導体層中のドーパント濃度を膜厚の方向にチャネル
側を低く、ソース・ドレイン電極側を高くしたソース・
ドレイン領域を形成することを特徴とする薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237043A JPH0828514B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237043A JPH0828514B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283939A true JPH0283939A (ja) | 1990-03-26 |
| JPH0828514B2 JPH0828514B2 (ja) | 1996-03-21 |
Family
ID=17009559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237043A Expired - Lifetime JPH0828514B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828514B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
| JP2009182167A (ja) * | 2008-01-31 | 2009-08-13 | Dainippon Printing Co Ltd | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
-
1988
- 1988-09-20 JP JP63237043A patent/JPH0828514B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
| JP2009182167A (ja) * | 2008-01-31 | 2009-08-13 | Dainippon Printing Co Ltd | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828514B2 (ja) | 1996-03-21 |
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