JPH0284816A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路、特に内部電源回路を用いた回
路の低消費電力化に関するものである。

〔従来の技術〕

第４図は従来のレベル変換回路を示すブロック図である
。同図において、１は外部入力信号を受けて内部の信号
レベルに変換する入力回路、２は集積回路の主要動作を
行なう内部回路で、内部回路２は複数の論理、記憶回路
部分より構成される。

３は内部信号を外部回路に容易に伝えられるようにされ
た高い駆動能力を持つ出力回路、４は外部電源電圧５■
よりも低い電圧を供給する内部電源電圧発生回路、５は
入・力信号が供給される入力端子、６は出力信号が出力
される出力端子、７は外部電源電圧が供給される電源端
子、８は降下電圧供給端子である。

次に、第４図の回路で問題となる部分を第５図に示す。

第５図は内部回路２と出力回路３の接続部分を示す回路
図である。同図において、２．３．７゜８は第４図に示
したものと同等である。１０．１５はＰ型ＭＯ３）ラン
ジスタ（以下、ＭＯＳ）ランジスタをＭＯ３Ｔという）
、１１はバックゲート電圧供給電極、１２．１６はＮ型
ＭＯ３Ｔ、１３は出力点、１４．１８は入力端子、１７
は出力端子である。

一般に半導体集積回路は、その製造技術の進歩と使用者
の価格低減要求により集積回路の集積度が増大しており
、例えばダイナミックＲＡＭでは３年で約４倍の割合で
増大している。

この集積度の増大は回路に使用される能動素子およびそ
れらの接続する配線の加工技術の進歩によって実現され
ている。

現在、この微細な寸法の加工技術のレベルは１μｍ前後
まで実用化されており、数年内に０，８〜０．５μｍの
レベルの技術が実用化されようとしている。

しかしながら、一方で、このような集積回路が使用され
るシステムの電源電圧は、併用される周辺回路（ＴＴＬ
回路）の電源電圧に合わせられ、５Ｖ　（Ｖｏ　１　ｔ
）の単一電圧が供給される場合がほとんどである。

上記のように、能動素子（ＭＯ３Ｔ）の寸法（トランジ
スタ長）が０．８〜０．５μｍの長さになり、５■の電
圧がそのソースとドレインとの間に加わると、ソースと
ドレイン間の耐圧を越えてソースとドレイン間が導通ず
る場合がある。

このため、従来、このような集積回路では、外部電源電
圧５ｖを降下させる内部電源発生回路４を設けている。

この場合、集積回路全体の回路に降下電圧を供給する方
法もあるが、通常は入力回路１と出力回路３は外部回路
との電気的接続を容易にするために５■の電圧を供給し
、主要部分となる内部回路２のみに降下電圧を供給する
方法が一般的である。

第５図は２つのＣＭＯＳインバータ回路が示されており
、内部回路２例のインバータ回路は内部回路２の出力信
号を発生し、また、出力回路３側のインバータは出力回
路３０入力部分を構成しており、上記内部回路２の出力
信号を受けて動作している。

降下電圧供給端子８と出力点１３との間に設けられたＰ
型ＭＯ３ＴＩＯは導通時に出力点１３を降下電圧供給端
子８のレベルにする。

Ｐ型ＭＯ３ＴＩＯのバックゲート電圧供給電極１１は端
子８に接続されている。

出力点１３と接地との間に設けられたＮ型ＭＯ３Ｔ１２
は導通時に出力点１３を接地レベルにする。

Ｐ型ＭＯ３ＴＩＯ，Ｎ型ＭＯ３Ｔ１２で構成されるＣＭ
ＯＳインバータ回路の入力端子１４には前段の出力信号
が供給される。

電源端子７と出力端子１７との間に設けられたＰ型ＭＯ
３Ｔ１５は導通時、出力端子１７に■。

レベルを供給する。出力端子１７と接地との間に設けら
れたＮ型ＭＯ３Ｔ１６は導通時、出力端子１７を接地レ
ベルにする。

Ｐ型ＭＯ３Ｔ１５．Ｎ型ＭＯ３Ｔ１６から構成されるＣ
ＭＯＳインバータの入力端子１日には、上記ＣＭＯＳイ
ンバータの出力信号が供給される。

次に、第５図の回路の動作について説明する。

入力端子１４が“１″レベルのときはＰ型ＭＯ３ＴＩＯ
が非導通、Ｎ型ＭＯ３Ｔ１２が導通となり、出力点１３
のレベルは接地レベルとなる。この結果、入力端子１８
のレベルも接地レベルとなり、Ｐ型ＭＯ３Ｔ１５が導通
し、Ｎ型ＭＯ３７１６が非導通となり、出力端子１７は
電源電圧レベル（５Ｖ）になる。

次に、入力端子１４が“０”レベルのときはＰ型ＭＯ３
ＴＩＯが導通、Ｎ型ＭＯ３Ｔ１２が非導通となり、出力
点１３のレベルは降下電圧供給端子８のレベル、例えば
３．３■となる。

この結果、入力端子−１８のレベルも３．３ｖとなり、
Ｎ型ＭＯ３Ｔ１６が導通する。しかし、このときＰ型Ｍ
Ｏ３Ｔ１５は非導通とならず導通状態となる。なぜなら
ばＰ型ＭＯ３Ｔ１５のソース電位は電源端子７から供給
された５ｖで、ゲート電圧は３．３ｖであるため、５■
電源回路で用いられる通常のＰ型ＭＯ３Ｔのしきい値電
圧１．０■を越えているからである。したがって、Ｐ型
ＭＯ３Ｔ１５、Ｎ型ＭＯ５Ｔ１６が同時に導通ずること
により、電源端子７と接地との間に電流が流れることに
なる。

通常の集積回路では、外部出力は第４図のように１つだ
けでなく、１０〜３０になることもあり、電源電流が相
当増大することになる。

〔発明が解決しようとする課題〕

従来の装置は以上のように構成されているので、第５図
において出力点１３が“１″レベルのときＰ型ＭＯ３Ｔ
１５とＮ型ＭＯ３Ｔ１６が同時に導通をして電源電流が
流れるという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、出力点１３が“１”レベルのと
きＰ型ＭＯ３Ｔ１５を非導通にできる回路を得ることに
ある。

〔課題を解決するための手段〕

このような課題を解決するために本発明は、論理回路の
出力端子と第３の電源との間にスイッチング素子を設け
、このスイッチング素子を論理回路の出力信号と同様の
信号で制御し、論理回路の出力端子と第２の電源との間
に少なくとも１個の整流性素子を設けるようにしたもの
である。

〔作用〕

本発明によるレベル変換回路においては、論理回路の出
力端子に第３の電源の電圧がスイッチング素子を介して
供給され、論理回路の出力端子から第２の電源に向かう
電流が整流性素子によりしゃ断される。これにより、電
源電流が抑制される。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の第１の実施例を示し、レベル変換回路
の内部回路２と出力回路３の接続部分を示す回路図であ
る。同図において、２．３．７．８１０−１８は第５図
の従来例に示したものと同等であるので説明を省略する
。１９はＰ型ＭＯ３Ｔである。このＰ型ＭＯ３Ｔ１９は
、電源端子７と入力端子１８との間に設けられ、ゲート
電極が出力端子１７に接続されている。また、Ｐ型ＭＯ
３ＴＩＯのバックゲート電圧供給電極１１は電源端子７
に接続され、５ｖが供給されている。また、２０は電源
端子８と接続点２１との間に設けられたＮ型ＭＯ３Ｔで
、そのゲート電極は電源端子８に接続されている。この
ＭＯ３Ｔ２０は整流性素子として働き、電源端子８側が
陽極、接続点２１側が陰極として働く。すなわち、電源
端子８側から出力端子１３側の方向のみ電流が流れる。

次に動作について説明する。入力端子１４が。

１”レベルのとき、第５図の従来例の動作と同一の動作
をする。出力端子１７の電圧が５ｖになり、Ｐ型ＭＯ３
Ｔ１９は非導通となり動作しない。

入力端子１４が“０″レベルのとき、Ｐ型ＭＯ３ＴＩＯ
の導通により出力端子１３のレベルが３．３Ｖ−Ｖ？＋
４　（ＶＴＲはＮ型ＭＯ３Ｔ２０のしきい値電圧）に向
かって上昇する。これによりＮ型ＭＯ３Ｔ１６．Ｐ型Ｍ
Ｏ３Ｔ１５の両方が導通するが、Ｎ型ＭＯ３Ｔ１６の導
通抵抗の方が低いので、出力端子１７のレベルはほぼ接
地レベルになる。この結果、Ｐ型ＭＯ３Ｔ１９が導通し
て入力端子１８のレベルが５ｖまで上昇する。これによ
りＰ型ＭＯ３Ｔ１５が完全に非導通となり、電源電流が
しゃ断できる。

ここでバックゲート電圧供給電極１１を電源端子７に接
続した理由は、入力端子１８のレベル、すなわち出力点
１３のレベルが５ｖに上がったとき、第５図の回路では
Ｐ型ＭＯ３ＴＩＯのドレイン電極（出力点１３に接続さ
れた電極でＰ型半導体領域）とバンクゲート電圧供給電
極（Ｎ型半導体領域）１１に供給される電圧がそれぞれ
５ｖと３．３ｖとなり、深く順方向にバイアスされ、順
方向電流によりラッチアップが生ずるからである。

また、Ｎ型ＭＯ３Ｔ２０を設けた理由は、出力端子１３
のレベル上昇による出力端子１３から電源端子８への電
流を防止するためである。前述のように、ＭＯ３Ｔ２０
は整流性素子として働き、出力端子１３から電源端子８
に向かう電流をしゃ断し、出力端子１３のレベルを５■
に保つ。もしこのＭＯ３Ｔ２０がない場合は出力端子１
３のレベルは５ｖまで上昇せず、その結果ＭＯ３Ｔ１５
が導通することななり、所望の特性が得られなくなる。

第２図は本発明の第２の実施例を示す回路図である。こ
の図の回路の場合は、ＭＯ３Ｔ２０のドレイン電極（接
続点２１）のレベルは３．３ｖまでしか上昇しないので
、バンクゲート電圧は３．３■でも良い。

第２図の回路の場合は、入力端子１４のレベルが“１”
のとき、ＭＯ３Ｔ２０．１２の導通により接続点２１が
“０”レベルに接地されることになるので、入力レベル
が“０”に変わったときにＭＯ３ＴＩＯの導通により、
まず接続点２１のレベルを上昇させ、次に出力点１３の
レベルを上昇させる必要があるので１、第１図の回路に
比べ若干スイッチング速度が遅くなる（第１図の接続点
２１は常に３．３Ｖ　−Ｖｔｎに設定されている）。

第３図は本発明の第３の実施例を示す回路図である。こ
の図の回路の場合は、ＭＯ３Ｔ２０が出力端子１３と入
力端子１８との間に設けられている。第３図の回路の場
合も第２図の回路と同様に出力端子１３のレベルは３．
３Ｖ以上にはならないノア、ＭＯ３Ｔ１０（Ｄバｙクゲ
ート電圧は３．３■でも良い。

なお、第１図の実施例ではＰ型ＭＯ３Ｔ１９のゲート電
極に出力端子１７から信号を供給したが、この信号は入
力端子１８の信号とほぼ逆相の信号であれば同様の効果
が得られる。

また、上述の実施例では正極性の電源の例を示したが、
負極性の電源でも同一の効果が得られる。

この場合はＭＯ３Ｔの極性を逆にする必要がある。

また、上述の実施例では内部回路２側がインバータ回路
で示したが、他の論理回路、例えばナンド（ＮＡＮＤ）
、ノア（ＮＯＲ）でも同一の効果が得られる。

〔発明の効果〕

以上説明したように本発明は、論理回路の出力端子と第
３の電源との間にスイッチング素子を設け、該スイッチ
ング素子を論理回路の出力信号と同様の信号で制御し、
論理回路の出力端子と第２の電源との間に少なくとも１
個の整流性素子を設けたことにより、論理回路の出力端
子に第３の電源の電圧をスイッチング素子を介して供給
し、論理回路の出力端子から第２の電源に向かう電流を
整流性素子によりしゃ断するようにしたので、電源電流
を少なくできるという効果がある。

【図面の簡単な説明】

第１図〜第３図は本発明の第１〜第３の実施例を示す回
路図、第４図は従来のレベル変換回路のブロック図、第
５図は第４図における内部回路と出力回路の接続部分を
示す回路図である。 ２・・・内部回路、３・・・出力回路、７・・・電源端
子、８・・・降下電圧供給端子、１０，１５．１９・・
・Ｐ型ＭＯ３Ｔ、１１・・・バンクゲート電圧供給電極
、１２．１６．２０・・・Ｎ型ＭＯ３Ｔ、１３・・・出
力点、１４．１８・・・入力端子、１７・・・出力端子
。

Claims (1)

【特許請求の範囲】
1. 第１の電源と第２の電源との間に設けられた少なくとも
   １個の論理回路と、第１の電源と第３の電源との間に設
   けられ上記論理回路の出力信号に応動する回路とにおい
   て、上記論理回路の出力端子と上記第３の電源との間に
   スイッチング素子を設け、該スイッチング素子を上記出
   力信号と同様の信号で制御し、上記論理回路の出力端子
   と上記第２の電源との間に少なくとも１個の整流性素子
   を設けたことを特徴とするレベル変換回路。