JPH0284822A - ビットデータ比較判定装置の周波数安定方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明はＩ系および■系のビット情報の一致、不一致を
判定するビットデータ比較判定装置の周波数安定方法お
よび装置に関するものである。 （従来の技術） 従来、この種の判定回路としてはｌ系のビット情報とそ
れに対応するＩＩ系のビット情報を１ピツト毎に比較し
て一致、不一致を判定するものがある。これはｌ系のビ
ット情報が入力される一方のシフトレジスタと、ＩＩ系
のそれに対応するビット情報が入力される他方のシフト
レジスタを設け、上記一方のシフトレジスタは直接に、
他のシフトレジスタは遅延回路を介して５入力が「ｌ」
、ｒＯＪである時ｒｌＪを出力するエックスクルーシブ
回路に接続し、ｌ記工りクスクルーシブ回路の出力が「
１」である時、それぞれのビットは一致している。と判
定する。しかし、この方式ではシフトレジスタのクロッ
クに高速なものを使用しているため、遅延回路での正確
な遅れのタイミングのとり方がむずかしく、又ビットデ
ータをシフトレジスタに出力する出力装置のクロックと
の同期が不安定となる等の点において問題がある。 （発明が解決しようとする課題） 本発明は上述したビットデータ比較判定装置に存する上
述したような問題点を有効に解決するとともに、さらに
改良されたビットデータ比較判定装置を提供しようとす
るものである。 （課題を解決するための手段） ビットデータ比較器の出力側を２個のフリップフロップ
回路を接続した回路を介して振子回路に接続する。ビッ
トデータ比較器から同一パターンのピット一致判定出力
が連続的に出力された場合、＠回の一サイクルのフリッ
プフロップ回路の入出力状態を保持しておき、続いて出
力される同一パターンのピット−散出力によりフリップ
フロップ回路の入出力側を反転させて、フリップフロッ
プ回路に交番動作を行わせる。 それを実施するための構成としては第２図に示す周波数
安定装置をビットデータ比較器とフリップフロップ回路
との間に挿入する。 第２の構成としては第３図に示すデータセレクタをビッ
トデータ比較器とフリップフロップ回路との間に挿入す
る。 （作用） ビットデータ比較器から同一パターンのピット一致判定
出力が連続的に出力された場合、前回の一サイクルのフ
リップフロップ回路の入出力状態を保持しておく。続い
て同一パターンのピット−数情報が出力された場合、当
該出力を周波数安定装置に入力させて、−サイクル前の
フリップフロップ回路の入出力状態を反転させる。それ
によってフリップフロップ回路は交番動作を繰返し、同
一・パターンのピット−数情報の出力毎に振子回路に交
流波を送信してリレーを動作維持させる。 （実施例） 本発明者は本発明を完成する過程で、第４図〜第６図に
示すようなビットデータ比較判定装置が有効であること
を見出した。第４図において、ビットデータ比較器ｌの
出力側ｘ、ｙはフリップフロップ回路Ｆｌ”１．ＦＦ２
を介して振子回路３に接続されている。 ビットデータ比較器１の詳細は第５図および第６図に示
されている。 比較されるべきＩ系のピットと１１系のピットは入力側
Ａ、Ｂを介し、又比較されるべき他の組の１系のピット
および！■系のピットは入力側Ｃ，Ｄを介して、それぞ
れ比較器１に入力される。１系のピット４は直接ナンド
回路ＮＡＮＤ５およびナンド回路ＮＡＮＤ７に、１１系
のピット５は反転ａｔ　Ｖ５を介してナンド回路ＮＡＮ
Ｄ６およびナンド回路ＮＡＮＤ８に、Ｉ系のピット６は
直接にナンド回路ＮＡＮＤ７およびナンド回路ＮＡＮＤ
６に、又１１系のピット７は反転ｄ７．　Ｉ　Ｖ　６を
介してナンド回路ＮＡＮＤ８およびナンド回路Ｎ　Ａ　
Ｎ　１）５に入力される。１系のピット４とＩＩ系のピ
ット５が「０」、！系のピット６と！Ｉ系のピット７が
「０」で一致している場合、又は！系のピット４とｎ系
のピット５がｒｌＪ、Ｉ系のピット６とＩＩ系のピット
７が「１」で一致している場合は、それぞれ出力側Ｘか
らは「Ｏ」、出力側Ｙからは「１」が出力される。又ｌ
系のピット４と１１系のピット５がｒｌＪ、ｌ系のピッ
ト６とＩＩ系のピット７が「０」で一致している場合、
又は！系のピット４と！ｌ系のピット５が「０」、Ｉ系
のピット６とＩＩ系のピット７が「１」で一致している
場合はＸから「１」が、Ｙから「０」が出力する。回路
の故障又は１系のピットとＩＩ系のピットが不一致の場
合はＸ、ＹからはｒＯＪ、「０」又はｒｌＪ　「１」が
出力する。 このような構成からなる回路を第６図にその一部を例示
するように、Ｎ段（Ｎ＞２）組合わせた場合、２０個の
データのうち。 ｒｌＪで一致しているｉ系と１１系の組が偶数である場
合はＸ、ＹからｒＯＪ、「１」が、奇数である場合はｒ
ｌＪ、ｒＯＪが出力する。このことは２組の簡易な組合
わせである第５図に示す回路から容易に判明するところ
である。前述した説明から明らかなように、１系のビッ
ト４．［１系のビット５．１系のビット６、ｌＩ系のビ
ット７がすべて一致している場合、すなわちｒｌＪで一
致している組が偶数である場合はＸ、Ｙから［０」。 「１」が、ｌ系のピタト４と１１系のビ９ト５が「０」
で一致しており、ｌ系のビット６とｉｌ系のビット７が
ｒｌＪで一致している時、すなわち「１」で一致してい
る組が奇数である場合にはＸ、Ｙからｒｌ」、ｒＯＪが
出力するからである。 ビットデータ比較器ｌの出力側ＸおよびＹからの出力は
、第４図に示すようにそれぞれフリップフロップ回路Ｆ
ＦＩおよびＦＦ２に入力される。比較器ｌに入力された
複数組のビット情報のすべてが一致しており、かつ、「
１」で一致している組の数が偶数から奇数に変わると、
Ｘ、Ｙからの゛出力は「０」「１」から「！」、「０」
となり、それによってフリップフロップ回路Ｆ　ｌ−’
　ｌ　、　Ｆ；　ｌ”　２は交番状態となり、２個のフ
リップフロップ回路Ｖ　Ｆ　３、ＦＦ４を接続したこと
からなる振ｆ回路３のＦ　［’　３のＱ、側から整流器
３１に交流波が与えられ直流に整流されて、リレー３２
を動作として全ビット一致と判定する。 ビットデータ比較器１に入力された。ある組のビットが
不一致であった場合、又は回路が故障した場合には、Ｘ
、Ｙからは「０」、「０」又はｒｌＪ、「ｌ」が出力し
、フリップフロップ回路Ｆ　Ｆ　１とＦ　Ｉ”　２は脱
交番状態となり、ＦＦ３のＱ、からの交流の出力がなく
なってリレーａ　２が落下し、ビット不一致又は回路故
障と判定する。なお、第４図においてＣＬはフリップフ
ロップ回路ＦＦ°１、Ｆト°２への入力の同期をとるク
ロック回路。 ＲＳはリセット回路、ＰＲはプリセット回路である。 この方式によれば、比較器１によって２　ｎ個のビット
データを一括して比較でき、しかも比較器の出力を１対
のフリップフロップ回路１”Ｆｌ、ＦＦ２次いでＦｌ’
３、ト’Ｆ４からなる嵌子回路３で判定するので１分な
時間的余裕をもっＣＩＴ’、確な判定が可能である。 ところが、この比較器によってビットデータを比較する
場合、各組について云えば。 「１」で一致していたものが次に「０」で一致する。と
いうことはしばしば生ずるが、Ｎ組全体についてみると
ｒｌＪで一致する組が偶数から奇数に、又奇数から偶数
に、そう頻繁に変化せず、むしろ偶数状態、又は奇数状
態を保持することがあることが、本発明者の数多くの調
査によって判明した。相当長く偶数状態又は奇数状態が
続くと、ビットデータは高速で伝送される、と云２ても
、その間にリレー３２が落下し、脱交番状態と同一・状
態となる。この点において比較判定装置としての重大な
欠陥がある。 本発明を第１図〜第３図に示す実施例に従って説明する
。 不発、明にかかる周波数安定装置２は、第１図に示すご
とく、第４図に示すビットデータ比較判定装置における
ビットデータ比較器１とフリップフロップ回路Ｆ　Ｆ　
ｌ　、　Ｆ’　Ｆ２との間に設４けられる。第１図〜第
３図において第４図におけると同一記号のものは同一構
成要素を示す。Ｑ　０＋はフリップフロツブ回路Ｆ　Ｆ
　］の出力側、Ｑ１．はフリップフロップ回路ＦＦ２の
出力側、６ｏ、はフリップフロップ回路Ｆ　Ｆ”　ｌの
入力側、５□はフリップフロシブ回路ＦＦ２の入力側で
ある。 周波数安定装置２の詳細は第２図に示されている。 ナンド回路ＮＡＮＤ　１の入力側に、ビットデータ比較
器１の出力側Ｘおよびフリップフロップ回路］？Ｆ２の
出力側を接続する。ナンド回路ＮＡＮＤ２の入力側に、
ビットデータ比較器１の出力側Ｙとフリップフロップ回
路Ｆ　Ｆ　１の出力側を反転器ＩＶＩを介して接続する
。ナンド回路ＮＡＮＤ３の入力側に。 ビットデータ比較器１の出力側Ｘと、フリップフロップ
回路ＦＦ２の出力側をインバータＩＶ２を介して接続す
る。ナンド回路ＮＡＮＤ４の入力側に、ビットデータ比
較器ｌの出力側Ｙとフリップフロップ回路ＦＦ：１の出
力側を接続する。ノアー回路ＮＯＲＩの入力側にナンド
回路ＮＡＮＤ＋の出力側ｌとビットデータ比較器ｌの出
力側Ｙを接続する。ノアー回路ＮＯＲ２の入力側にナン
ド回路ＮＡＮＤ２の出力側とビットデータ比較器１の出
力側Ｘを接続する。ノアー回路ＮＯＲ３の入力側にナン
ド回路ＮＡＮＤ３の出力側とビットデータ比較器ｌの出
力側Ｙを接続する。ノアー回路Ｎ　ＯＲ４の入力側にナ
ンド回路ＮＡＮＤ４の出力側とビットデータ比較器１の
出力側Ｘを接続する。ノアー回路ＮＯＲＩとノアー回路
ＮＯＲ２の出力側をオアー回路ＯＲＩを介してフリップ
フロップ回路ＦＦ’ｌの入力側に、又ノアー回路ＮＯＲ
３とＮＯＲ４の出力側をオアー回路ＯＲ２を介してフリ
ップフロップ回路ＦＦ２の入力側に接続する。 このような構成において、ｌサイクル前に、全ビット一
致で、「１」で一致している組が奇数である判定、すな
わち、比較器ｌの出力側Ｘ、Ｙから「１」、「０］の信
号が出力されたものとする。出力側Ｑ　ｏ＋が「０」で
あるとすると、第２図におけるナンド回路ＮＡＮＤ　＋
の出力側は「０」、ナンド回路ＮＡＮＤ２の出力側は「
１」、ノアー回路Ｎ。 Ｒ１，の出力側は「１」、ノアー回路Ｎ　ＯＲ２の出力
側は「０」で、オアー回路０’Ｒ１からフリップフロッ
プ回路計Ｆ１に「１」が出力される。一方、出力側Ｑ、
は「１」であるから、ナンド回路ＮＡＮＤ３の出力側は
「１」。 ナンド回路ＮＡＮＤ４の出力側は「ｌ」、ノアー回路Ｎ
ＯＲ３の出力側は「０」、ノアー回路Ｎ　ＯＲ４の出力
側は「０」で、オアー回路ＯＲ２から、フリップフロッ
プ回路ＦＦ２に「０」が出力される。この時、クロック
ＣＬ側からの入力によりＦＦＩのＱ　ａｔはｒｌＪ、Ｆ
Ｆ２のＱ＋＋は「０」に変化する。 続いてビットデータ比較器ｌから前回のｌサイクルと同
様の全ビット情報一致で「１」で一致する組の数が奇数
である判定出力が出力されると、両びＸから「１」が、
Ｙから「Ｏ」が出力する。それによって、ナンド回路Ｎ
　Ａ　Ｎ　Ｉ）　ｌの出力側は「１」、ナンド回路ＮＡ
ＮＤ２の出力側は「）」、ナンド回路ＮＡＮＤ３の出力
側は「Ｏ」、ナンド回路ＮＡＮＤ４の出力側は「０」、
ノアー回路Ｎ　ＯＲ１の出力側は「Ｏ」、ノアー回路Ｎ
ＯＲ２の出力側は「Ｏ」、ノアー回路ＮＯＲ３の出力側
は「１」、ノアー回路ＮＯＲ４の出力側は「０」で、オ
アー回路ＯＲＩからフリップフロップ回路Ｆ　ｌ”　Ｉ
に「０」を、オアー回路ＯＲ２からフリップフロップ回
路ＦＦ２にｒｌＪを出力する。それによってフリップフ
ロップ回路Ｆ　Ｆ　１およびＦｔ’２は交番動作をして
振子回路３に交流波を出力する。このようにして、比較
器１の出力側Ｘからｒｌ」が、出力側Ｙから「０」が連
続して出力される度に、フリップフロップ回路ＦＦ１．
ＦＦ２は交番動作を繰返して、振子回路３に交流波を出
力し、当該交流波を整流器３１で直流に整流してリレー
３２を動作とし続ける。 比較器ｌが１サイクルのピッドデータが全ピット一致で
、ｒｌＪで一致する組の数が偶数であると、連続的に判
定した場合も同様である。すなわち、Ｑｏ＋がｒＯＪ、
ＱｔｔがｒｌＪであるとすると、ピッドデータ比較器ｌ
の出力側Ｘが「０」、出力側ＹがｒｌＪで、ナンド回路
ＮＡＮＤＩの出力側は［１」。 ナンド回路ＮＡＮＤ２の出力側は「０」でノアー回路Ｎ
ＯＲ１の出力側は「Ｏ」、ツアー回路ＮＯＲ２の出力側
はｒｔ」で、オアー回路ＯＲＩを介してフリップフロッ
プ回路Ｆ　Ｆ　１に「１」が与えられる。一方ナント回
路ＮＡＮＤ３の出力側は「ｌ」、ナンド回路ＮへＮＤ４
の出力側はｒｌ」で、ノアー回路ＮＯＲ３の出力側は「
Ｏ」、ノアー回路ＮＯＲ４の出力側は「Ｏ」で、オアー
回路ＯＲ２からフリップフロップ回路ＦＦ２に「０」が
５λられる。 続いて出力される１サイクルのビットデータも、全ピッ
ト一致で、「ｌ」で一致する組の数が偶数であると、前
回と同様に比較器ｌのＸから「０」か％Ｙから「ｌ」が
出力される。 すなわち、前回の１サイクル時に保持された状態は反転
され、それによってフリップフロップ回路ＦＦＩおよび
ＦＦ２は交番動作をする。このようにピッドデータ比較
器ｌの出力側のＸから「（）」が、又Ｙから「ｌ」が継
続して出力される限り、フリップフロップ回路ｒ：　Ｆ
　１およびＦ　Ｆ’　２は交番動作を繰返し、ＦＦｌか
う出力される交流波は整流器３１で直流に整流されてリ
レー３２を動作維持させる。 一方、ピッドデータ比鮫器ｌから不一致情報、すなわち
、Ｘ、ＹからｒＯＪ、ｒＯＪ又は「ｌ」、ｒｌ」が出力
された場合には。 これを確実に検知することができる。 ｘおよびＹからｌ′ＯＪ！３よび「Ｏ」が出力、された
場合、Ｑｔ＋＋がｒｌＪ、Ｑｔｔが「Ｏ」であるとする
と、ナンド回路ＮＡＮＤＩの出力側は「ｌ」、ナンド回
路ＮＡＮＤ２の出力側は「ｌ」、ナンド回路ＮＡＮＤ３
の出力側は「ｌ」、ナンド回路ＮＡＮＤ４の出力側はｒ
ｌ」となり、ノアー回路Ｎ０ｒｌ　ｌの出力側は「０」
、ノアー回路ＮＯＲ２の出力側は「０」、ノアー回路Ｎ
ＯＲ３の出力側はｒＯＪ、ノアー回路ＮＯＲ４の出力側
は「０」で、オアー回路ＯＲＩから［（）Ｊがフリップ
フロップ回路ＦＦＩに、又オアー回路ＯＲ２から「０」
がフリップフロップ回路ＦＦ２に入力され、フリップフ
ロップ回路ＦＦＩのＱ、、、ＦＦ２のＱｔｔはｒＯＪ、
ｒＯＪとなって振子回路３は、その後説交番状態を維持
する。 Ｑ　０１がｒＯＪ、Ｑｔｔがｒｌ４である場合は、ナン
ド回路ＮＡＮＤ　ｌの出力側は「ｌ」。 ナンド回路ＮＡＮＤ２の出力側はｒｔ４、ナンド回路Ｎ
ＡＮＤ３の出力側はｒｌＪ、ナンド回路ＮＡＮＤ４の出
力側はｒｌＪで、ノアー回路ＮＯＲｌの出力側は「０」
、ノアー回路ＮＯＲ２の出力側は「０」、ノアー回路Ｎ
ＯＲ３の出力側は「Ｏ」、ノアー回路ＮＯＲ４の出力側
は「０」で、オアー回路ＯＲ＋およびオアー回路ＯＲ２
から、それぞれｒＯＪがフリップフロップ回路ＦＦＩお
よびＦＦ　２に与えられて、フリップフロップ回路ＦＦ
ＩのＱ、、、ＦＦ２のＱ、は「０」。 「０」となり振子回路３は脱交番状態となる。 比較器Ｘ、ＹからｒｌＪ、「１」が出力された場合、Ｑ
　ｏｒがｒｔ」、Ｑｔｔが「Ｏ」である場合は、ナンド
回路ＮＡＮＤ　１の出力側はｒｔＪ、＋ンｌ’回路Ｎ　
八Ｎ　Ｄ　２　ノそれは［ｌ」。 ナンド回路ＮＡＮＤ３のそれは「０」、ナンド回路ＮＡ
ＮＤ４のそれはｒＯＪ、ノアー回路ＮＯＲ１の出力側は
「Ｏ」、ノアー回路Ｎ０１（２のそれは「Ｏ」、ノアー
回路ＮＯＲ３のそれは「Ｏ」、ノアー回路ＮＯＲ４のそ
れはｒＯＪで、オアー回路ＯＲＩおよびＯＲ２を介して
「０」がフリップフロップ回路ＦＦｌおよびＦＦ２に入
力されａ　Ｑｏｔｔ　Ｑｔ＋は「（）」、［０」となり
振子回路３は脱交番状態となる。 第３図は本発明の第２の実施例を示すもので、第１図お
よび第２図におけると同一・記号のものは同−構成要ぶ
を示す。ＤＳｉおよび１）　Ｓ　、Ｉはデータセレクタ
で、Ｓ、、Ｓ、およびＳ１％Ｓ０は、第１図および第２
図に示すピッドデータ比較器！の出力側ＸおよびＹから
のＦ　、ｊ３が入力される入力側、Ｄ　＋　、Ｄ　ｔは
第１図および第２図のフリップフロップ回路ＦＦＩの出
力側Ｑ　ｏ　＋の出力をインバータＩＶ３を介して入力
する入力側、Ｄ□、Ｄ３゛は第１図および第２図のフリ
ップフロップ回路ＦＦ２の出力側Ｑ、の出力をインバー
タＩＶ・４を介して入力する入力側である。 Ｄ−、Ｄｏ’およびＯｓ、Ｄ−’はそれぞれＳ、Ｓｏお
よびＳｔ、Ｓ０’がｒＯＪ、ｒＯＪおよびｒｌ」、ｒｌ
Ｊの信号を受けた時、０信号発生器りからｒＯＪ信号を
受けて出力するように、又り３％Ｄｌ°はＳｌおよびＳ
。がｒＯＪおよびｒｌＪの信号を受けた時、動作となる
ように、Ｄｇ、ＤｉｏはＳ　ｌ、　Ｓ　ｏおよびＳｔ、
Ｓｏｏがそれぞれｒｌ」、「０」の信号を受けた時、動
作となるように設定されている。 このような構成において、Ｑｏ、はｒｌＪ、Ｑ、はｒＯ
Ｊ、０．ｌはｒｌ」の状態で、出力側ＸからＳｌ、Ｓ＋
’、に「ｌ」が、出力側ＹからＳ　、、　Ｓ　ｏ＋に「
０」が入力されると、Ｄ、。 Ｄｉ’が動作となり、［ｌ」がＯｓ、出力制心。。 を介して、フリップフロップ回路Ｆ　Ｆ　１に入力され
、クロックＣＬからの入力によってＱｏ＋は「０」とな
り、ｒＯＪがＤａ’、出力側０１１を介してフリップフ
ロップ回路ＦＦ２に入力され、クロックＣＬからの入力
によってＱ、はｒｌＪとなる１次に続けて同様にＸから
Ｓｌ、Ｓ、’に「１」が、ＹからＳｏ、Ｓ０、Ｓ０’に
「０」が入力されると、前述と同様にＤ２、Ｄ８が動作
となる。Ｓ　ｒ、　Ｓ　＋　’、　Ｓ　ｏ、　Ｓ　ｏｏ
に同一入力が２度入力されることにより、Ｑ（ｌｌはｒ
　ｌ　ｊ、Ｏｏ＋ｌｉ　ｒ　ＯＪ、又Ｑ＋＋ハｒｏＪ　
、　　Ｏ＋ｔｌ；ＪｒｌＪとなることによってフリップ
フロップ回路ＦＦ３およびＦＦ４は交番動作をする。 このようにして、出力側Ｘ、ＹからｒｌＪ、「０」が継
続して出力されても、フリップフロップ回路ＦＦＩおよ
びＦＦ２はその都度交番動作を繰返し、リレー３２は動
作維持される。 Ｘ、Ｙから「０」、「１」が連続的に出力された場合に
も、この場合はＤ２．Ｄｓｏが動作となり、上述したと
同様の理により、フリップフロップ回路ＦＦｔおよびＦ
Ｆ２は交番動作を繰返えす。 データネ一致により、Ｘからｓ、、ｓ、”に「０」が、
ＹからＳ０、Ｓ０ｏに「０」が出力されると、Ｄｏ、Ｄ
−’が動作となり、ｒＯＪ信号発生′ａＤか６ＤＯ，Ｄ
ａ’にｒＯＪ　信号６１入力される。この場合＊Ｑｏｒ
は「０」、０゜１はｒＯＪ、Ｑ＋＋は「ｌ」１石口は「
０」であるので、ＤｏからのｒＯＪがＦＦＩに、又Ｄ０
からの「０」がＦＦ２に入力されることによって、ＦＦ
２にクロックＣＬからの入力信号があると＋Ｑｏ＋はｒ
ＯＪ、ＱｚはｒＯＪとなり、振子回路３は脱交番状態と
なり、リレーは落下する。データネ一致のため、Ｓ、、
Ｓ。 への入力がｒ　Ｉ　３．Ｓａ、Ｓｏ’への入力がｒｌ」
である場合も、この場合はＩ）３．Ｄ、°が動作となり
、当該り、、Ｄ、’から、それぞれ「０」が出力される
ことによって、上記の場合と同様に振子回路３は脱交番
状態となる。 なお、上記実施例において、比較すべきデータを一４ラ
ッチした後、ビットデータ比較器ｌに入力させる場合に
は当該ラッチ回路のクロックが停止ヒした場合等に備え
て、フリップフロップ回路ＦＦＩおよびＦＦ２、のクロ
ックＣＬもそれと連動させることが必要である。 上記実施例においては、第４図〜第６図に１として示す
構成のビットデータ比較器から、同一パターンの一致判
定出力が継続して出力される場合の例について述べたが
、ビットデータ比較器の構成は、それに限定されるもの
ではなく、２系の１組以上のビットデータを比較するも
のであって、全ピットが一致した時、ｒ’ｌＪ、ｒＯＪ
又は「０」、「１」を、不一致の場合「０」、「０」又
はｒｌＪ、ｒｌＪを出力する、すべての比較器に適用可
能である。 （発明の効果） 本発明の主な効果をあげれば次のとおりである。 Ｉ）比較器によって２ｎ個のビットデータを一括して比
較でき、しかも比較器の出力を１対のフリップフロップ
回路ｒ”Ｆｌ、ＦＦ２次いでＦＦ３、ＦＦ４からなる振
子回路の交番動作の有無によって判定するので、従来の
ものと比し、十分な時間的余裕をもって正確な判定が可
能である。 ２）シかしながら、フリップフロップ回路の交番動作を
利用してビットデータの一致、不一致を判定する場合、
データが一致していても、同一パターンの判定出力が連
続的に出力されると、フリップフロップ回路は交番動作
をせず、リレーが落下して、判定に巾要な支障を来たす
が、本発明によればデータが一致している限り、同一パ
ターンの判定出力が連続的に、長時間出力されても、そ
の都度、フリップフロップ回路は交番動作を繰返し。 方、データの不一致があった場合には正確にこれを検知
して、フリップフロップ回路を脱交番状態とするので、
きわめて正確な判定が可能である。 ３）シかも１記２）の目的を達するためにはビットデー
タ比較器とフリップフロップ回路との間に反転器を具え
た簡易な構成の周波数安定回路を設けさえすればよい。 ４）　かつ、作用の点につ・いても、同一パターンの１
サイクル前におけるフリップフロップ回路の回路状態を
保持しておき、それに続く同一パターンの判定出力によ
って上記フリップフロップ回路の入、出力側を反転させ
ることによってフリップフロップ回路に交番動作を繰返
させるものであるから、正確な動作を保持できる。 ４、

【図前の簡単な説明】

第１図は本発明の第１の実施例の全体構成を示すブロッ
ク図、第２図は第１図における周波数安定回路の詳細を
示す回路図、第３図は本発明の第２の実施例を示す回路
図、第４図は従来のビットデータ比較判定装置の１例を
示す回路図、第５図は第４図におけるビットデータ比較
器の一部を示す回路図、第６図は第５図のビットデータ
比較器を組合せたビットデータ比較器を示すブロック図
である。 １１０．ビットデータ比較器、３．１．振子回路、Ｄ、
、、ｒＯＪ信号発生器、ＤＳ。 ＤＳ、、、、、データセレクタ、Ｄ０〜Ｄ３゜Ｓｔ、Ｓ
ｏ　、　、　、データセレクタＤＳ、の入力側、Ｄ０°
〜Ｄａ’、Ｓ、’、Ｓ、°９９．データセレクタＯ８，
の入力側、ＦＦ１．’ＦＦ２゜２個のフリップフロップ
回路、ＩＶｓ ＩＶ、、、、反転器、ＮＡＮＤ　Ｉ　〜ＮＡＮＤ４１１
．ナンド回路、ＮＯＲＩ〜Ｎ０１１４゜ノア回路、ＯＲ
１，ＯＲ２，、、オアー回路、Ｑ　０１．　、　、フリ
ップフロップ回路Ｆト”ｌの出力側、Ｑｒ＋、、、フリ
ップフロップ回路ＦＦ２の出力側

Claims (1)

1. 【特許請求の範囲】 １）ビットデータ比較器の出力側を２個のフリップフロ
   ップ回路を接続した回路を介して振子回路に接続したも
   のにおいて、 ビットデータ比較器から同一パターンのビット一致判定
   出力が連続的に出力された場合、一サイクル前の同一パ
   ターンの判定出力によるフリップフロップ回路の入、出
   力状態を保持しておき、続いて出力される同一パターン
   のビット一致出力により一サイクル前のフリップフロッ
   プ回路の入出力側を反転させて、フリップフロップ回路
   に交番動作を行わせるようにしたことを特徴とするビッ
   トデータ比較判定装置の周波数安定方法 ２）ビットデータ比較器の出力側を２個のフリップフロ
   ップ回路を接続した回路を介して振子回路に接続したも
   のにおいて、 ビットデータ比較器とフリップフロップ回路との間に挿
   入されるものであって、ナンド回路ＮＡＮＤ１の入力側
   にビットデータ比較器の一方の出力側Ｘおよび他方のフ
   リップフロップ回路ＦＦ２の出力側を接続し、ナンド回
   路ＮＡＮＤ２の入力側にビットデータ比較器の他の出力
   側Ｙと、一のフリップフロップ回路ＦＦ１の出力側を反
   転器を介して接続し、ナンド回路ＮＡＮＤ３の入力側に
   ビットデータ比較器の一方の出力側Ｘと他のフリップフ
   ロップ回路ＦＦ２の出力側を反転器を介して接続し、ナ
   ンド回路ＮＡＮＤ４の入力側にビットデータ比較器の他
   の出力側Ｙと一のフリップフロップ回路ＦＦ１の出力側
   を接続し、ノアー回路ＮＯＲ１の入力側にナンド回路Ｎ
   ＡＮＤ１の出力側とビットデータ比較器の他の出力側Ｙ
   を接続し、ノアー回路ＮＯＲ２の入力側にナンド回路Ｎ
   ＡＮＤ２の出力側とビットデータ比較器の一方の出力側
   Ｘを接続し、ノアー回路ＮＯＲ３の入力側にナンド回路
   ＮＡＮＤ３の出力側とビットデータ比較器の他方の出力
   側Ｙを接続し、ノアー回路ＮＯＲ４の入力側にナンド回
   路ＮＡＮＤ４の出力側とビットデータ比較器の一方の出
   力側Ｘを接続し、ノアー回路ＮＯＲ１とノアー回路ＮＯ
   Ｒ２の出力側をオアー回路ＯＲ１を介して一のフリップ
   フロップ回路ＦＦ１の入力側に、又ノアー回路ＮＯＲ３
   とＮＯＲ４の出力側をオアー回路ＯＲ２を介して他方の
   フリップフロップ回路ＦＦ２の入力側に接続したことか
   らなるビット・データ比較判定装置の周波数安定装置 ３）ビットデータ比較器の出力側を２個のフリップフロ
   ップ回路を接続したことからなる回路を介して振子回路
   に接続したものにおいて、 ビットデータ比較器とフリップフロップ回路との間に挿
   入されるものであって、入力側Ｄ＿０〜Ｄ＿３ならびに
   Ｓ＿１およびＳ＿０をもったデータセレクタＤＳ＿１と
   、入力側Ｄ＿０’〜Ｄ＿３’ならびにＳ＿１’およびＳ
   ＿０’をもったデータセレクタＤＳ＿２を具え、一のフ
   リップフロップ回路ＦＦ１の出力側を反転器ＩＶ３を介
   して上記データセレクタＤＳ＿１の入力側Ｄ＿１、Ｄ＿
   ２に、又他のフリップフロップ回路ＦＦ２の出力側を、
   反転器ＩＶ４を介して上記データセレクタＤＳ＿２の入
   力側Ｄ＿１’、Ｄ＿２’に接続し、ビットデータ比較器
   の一方の出力側Ｘ を、上記データセレクタＤＳ＿１の入力側Ｓ＿１および
   上記データセレクタＤＳ＿２の入力側Ｓ＿１’に、又他
   方の出力側Ｙを上記データセレクタＤＳ＿１の入力側Ｓ
   ＿０および上記データセレクタＤＳ＿２の入力側Ｓ＿０
   ’に接続し、上記データセレクタＤＳ＿１の出力側を、
   一のフリップフロップ回路ＦＦ１の入力側に、上記デー
   タセレクタＤＳ＿２の出力側を他のフリップフロップ回
   路ＦＦ２の入力側に接続し、入力側Ｓ＿１、Ｓ＿１’お
   よびＳ＿０、Ｓ＿０’に「０」および「０」が入力した
   時、入力側Ｄ＿０およびＤ＿０’が動作となるように、
   入力側Ｓ＿１、Ｓ＿１’およびＳ＿０、Ｓ＿０’に「０
   」および「１」が入力した時、入力側Ｄ＿１およびＤ＿
   １’が動作となるように、入力側Ｓ＿１、Ｓ＿１’およ
   びＳ＿０、Ｓ＿０’に「１」および「０」が入力した時
   に、入力側Ｄ＿２およびＤ＿２’が動作となるように、
   入力側Ｓ＿１、Ｓ＿１’およびＳ＿０、Ｓ＿０’に「１
   」および「１」が入力した時、入力側Ｄ＿３およびＤ＿
   ３’が動作となるように設定し、かつ入力側Ｄ＿０、Ｄ
   ＿３およびＤ＿０’、Ｄ＿３’が動作となった時、それ
   らの入力側に「０」が入力されるように設定したことか
   らなるビットデータ比較判定装置の周波数安定装置