JPS5933546A - デイジタルコンパレ−タ - Google Patents
デイジタルコンパレ−タInfo
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- JPS5933546A JPS5933546A JP14440982A JP14440982A JPS5933546A JP S5933546 A JPS5933546 A JP S5933546A JP 14440982 A JP14440982 A JP 14440982A JP 14440982 A JP14440982 A JP 14440982A JP S5933546 A JPS5933546 A JP S5933546A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はディジタルデータの大小を比較するコンパレ
ータに関するものである。
ータに関するものである。
従来、ディジタルデータの大小を比較する場合は、第１
図に示すように、ｎビットのディジタルデータ（第１図
の例ではｎ＝４）を比較するコンパレータ（１０）を設
け、比較すべき２つの並列っ入力データＡおよびＢをそ
れぞれコンパレータ（１ｏ）の入力端子（ａｏ、）〜（
ａ３）ｔ （ｂｘ）〜（ｂｓ） ヘそのＬＳ−ｐ−から
上位の順番に入力し、コンパレータ（１０）で比較され
る入力データ、ＡとＢとの大小関係に応じた出力ｃｏ−
Ｃ２を取シ出すようにしたものがある。
図に示すように、ｎビットのディジタルデータ（第１図
の例ではｎ＝４）を比較するコンパレータ（１０）を設
け、比較すべき２つの並列っ入力データＡおよびＢをそ
れぞれコンパレータ（１ｏ）の入力端子（ａｏ、）〜（
ａ３）ｔ （ｂｘ）〜（ｂｓ） ヘそのＬＳ−ｐ−から
上位の順番に入力し、コンパレータ（１０）で比較され
る入力データ、ＡとＢとの大小関係に応じた出力ｃｏ−
Ｃ２を取シ出すようにしたものがある。
この場合、コンパレータ（１０）は、２つの入力データ
ＡとＢがＡ）Ｂのとき各出力Ｃｏ −Ｃ２がＣｏ＝１゜
Ｃｘ＝０ 、 Ｃ２＝Ｏとな、シ、また、Ａ＝Ｂのとき
出力Ｃｏ＝０ 、 Ｃ＋＝＝１ 、 Ｃ２＝０、Ａ（Ｂ
のとき出力Ｃ０＝０、 Ｃ１＝Ｏ，Ｃ，＝０となるもの
となっている。
ＡとＢがＡ）Ｂのとき各出力Ｃｏ −Ｃ２がＣｏ＝１゜
Ｃｘ＝０ 、 Ｃ２＝Ｏとな、シ、また、Ａ＝Ｂのとき
出力Ｃｏ＝０ 、 Ｃ＋＝＝１ 、 Ｃ２＝０、Ａ（Ｂ
のとき出力Ｃ０＝０、 Ｃ１＝Ｏ，Ｃ，＝０となるもの
となっている。
しかし、このような従来のコンパレータにおいては、入
力データをＪ七較するコンパレータ（１０）の入力ビツ
ト数によって比較可能なピット長が制限されてしまい、
それ以上のビット長の２つの入力データを比較する場合
には複数個のコンパレータを用いることが必要になシ、
また、それらを接続するために種々の周辺回路を付加し
なければならないなどの欠点があった。
力データをＪ七較するコンパレータ（１０）の入力ビツ
ト数によって比較可能なピット長が制限されてしまい、
それ以上のビット長の２つの入力データを比較する場合
には複数個のコンパレータを用いることが必要になシ、
また、それらを接続するために種々の周辺回路を付加し
なければならないなどの欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、コンパレータの各比較出力をそれ
ぞれフリップフロップでラッチし、これらフリップフロ
ップの各出力をそれぞれコンパレークの入力側にフィー
ドバック（帰還ともいう）させることにより、任意のピ
ット長の入力データを唯一つのコンパレータで比較を行
うようにしたディジタルコンパレータを４部供すること
を目的としている。
めになされたもので、コンパレータの各比較出力をそれ
ぞれフリップフロップでラッチし、これらフリップフロ
ップの各出力をそれぞれコンパレークの入力側にフィー
ドバック（帰還ともいう）させることにより、任意のピ
ット長の入力データを唯一つのコンパレータで比較を行
うようにしたディジタルコンパレータを４部供すること
を目的としている。
以下、この発明の実施例を図に基いて説明する。
第２図はこの発明の一実施例によるディジタルコンパレ
ータを示ず回路借成図である。同図において、（１０）
は従来と同様のコンパレータであシ、この入力端子（ｎ
ｌ）には直列の入力デ〜りＡが被比較信号として入力さ
れ、その入力端子（ｂｌ）には直列の入カデ〜りＢが比
較信号として入力されている。（１１）、（１２）はコ
ンパレータ（１０）のそれぞれの比較出力（Ａ＞Ｂ ）
ｌ （Ａ＜８ ）を入力とするノリツブフロップであ
り、これらフリップフロップ（１１）、 （１２）のク
ロック端子（Ｔ）には比較すべき２つの直列の入力デー
タＡ、Ｉ３と同期したクロックパルスＣＰが入力される
。そしで、７リツプンロツプ（Ｈ）の出力Ｑはコンパレ
ータ（１０）のＬＳＢ部の入力端子（駒）に、フリップ
フロップ（１２）の出力Ｑは同じくコンパレータ（１０
）の入力端子（ｂｏ）にそれぞれフィードバックされて
いる。また、各７リツプ７ｒＩツブ（１１）、 （１２
）の出力はノア（ＮＯＲ）回路（１３）に入力されてお
シ、フリップフロップ（１１）（７） 出力Ｑがコンパ
レータ（１０）の出力（Ａ＞１１）に対応した出力ＣＯ
として取シ出さ１１．る。また、ノア回路（１３）の出
力がコンパレータ（１０）のイ、８力（Ａ＝ｎ）に対応
した出力ＣＩとし、フリップフロップ（１２）の出力Ｑ
がコンパレータ（１ｏ）の出力（１ｃ＜ｎ）に対応した
出力Ｃ２としてそれぞれ取シ出されるものとなっている
。なお、ラリツブフロップ（１１）および（１２）のリ
セット端子（Ｒ）にはリセットパルスＲＰが入力される
。
ータを示ず回路借成図である。同図において、（１０）
は従来と同様のコンパレータであシ、この入力端子（ｎ
ｌ）には直列の入力デ〜りＡが被比較信号として入力さ
れ、その入力端子（ｂｌ）には直列の入カデ〜りＢが比
較信号として入力されている。（１１）、（１２）はコ
ンパレータ（１０）のそれぞれの比較出力（Ａ＞Ｂ ）
ｌ （Ａ＜８ ）を入力とするノリツブフロップであ
り、これらフリップフロップ（１１）、 （１２）のク
ロック端子（Ｔ）には比較すべき２つの直列の入力デー
タＡ、Ｉ３と同期したクロックパルスＣＰが入力される
。そしで、７リツプンロツプ（Ｈ）の出力Ｑはコンパレ
ータ（１０）のＬＳＢ部の入力端子（駒）に、フリップ
フロップ（１２）の出力Ｑは同じくコンパレータ（１０
）の入力端子（ｂｏ）にそれぞれフィードバックされて
いる。また、各７リツプ７ｒＩツブ（１１）、 （１２
）の出力はノア（ＮＯＲ）回路（１３）に入力されてお
シ、フリップフロップ（１１）（７） 出力Ｑがコンパ
レータ（１０）の出力（Ａ＞１１）に対応した出力ＣＯ
として取シ出さ１１．る。また、ノア回路（１３）の出
力がコンパレータ（１０）のイ、８力（Ａ＝ｎ）に対応
した出力ＣＩとし、フリップフロップ（１２）の出力Ｑ
がコンパレータ（１ｏ）の出力（１ｃ＜ｎ）に対応した
出力Ｃ２としてそれぞれ取シ出されるものとなっている
。なお、ラリツブフロップ（１１）および（１２）のリ
セット端子（Ｒ）にはリセットパルスＲＰが入力される
。
このように、コンパレータ（１０）に入力する比較デー
タＡ、１３を直列人力データとし、コンパレータ（１０
）の各比較出力（Ａ＞Ｂ ） 、 （Ａ＜Ｂ ）をフリ
ップフロップ（１１）、 （１２）に入力とする。そし
て、このクリップ７０ツブ（１１）の出力Ｑをコンパレ
ータ（１０）のＬＳＩ３部の入力端子（−０）にフィー
ドバックさせ、同様に７リツプフロツプ（１２）の出力
Ｑｔ−コンパレータ（１０）のＬＳＢ部の入力端子（ｂ
Ｏ）にフィードバックさせる。したがって、各フリップ
フロップ（１１）、 （１２）のクロック端子（Ｔ）に
直列の入力データＡ、Ｂと同期したクロックパルスＣＰ
を入力することにより、各クロックパルスごとに比較人
力データＡ、ＢのＩ、Ｓｌｌから１．・ビットずつ比較
され、その出力データがり′ロックパルスに同期してフ
リップフロップ（１１）、 （１２）にラッチされ、こ
の出力がコンパレータ（１０）の入力側にフィードバッ
クされる。次のクロックパルスＣＰにて、次の入力ビツ
トと前クロックパルスでフィードバックして得られたコ
ンパレータ（１０）の出力との２ビツトずつが比較され
、それらの大小に応じてコンパレータ（１のから比較結
果が出力され、そめ出力データがフリップフロップ（１
１）、 （１２）にラッチされる。以後、これらの動作
を繰り返すことにより、各クロックパルスＣＰの時点ｔ
ｌ、ｔ２．・・・ に同期した入力データＡ、１３とそ
の大小を比較した出力Ｃｏ〜Ｃ２との入出力データの遷
移を示すと、下記第１表のとおシとなる。
タＡ、１３を直列人力データとし、コンパレータ（１０
）の各比較出力（Ａ＞Ｂ ） 、 （Ａ＜Ｂ ）をフリ
ップフロップ（１１）、 （１２）に入力とする。そし
て、このクリップ７０ツブ（１１）の出力Ｑをコンパレ
ータ（１０）のＬＳＩ３部の入力端子（−０）にフィー
ドバックさせ、同様に７リツプフロツプ（１２）の出力
Ｑｔ−コンパレータ（１０）のＬＳＢ部の入力端子（ｂ
Ｏ）にフィードバックさせる。したがって、各フリップ
フロップ（１１）、 （１２）のクロック端子（Ｔ）に
直列の入力データＡ、Ｂと同期したクロックパルスＣＰ
を入力することにより、各クロックパルスごとに比較人
力データＡ、ＢのＩ、Ｓｌｌから１．・ビットずつ比較
され、その出力データがり′ロックパルスに同期してフ
リップフロップ（１１）、 （１２）にラッチされ、こ
の出力がコンパレータ（１０）の入力側にフィードバッ
クされる。次のクロックパルスＣＰにて、次の入力ビツ
トと前クロックパルスでフィードバックして得られたコ
ンパレータ（１０）の出力との２ビツトずつが比較され
、それらの大小に応じてコンパレータ（１のから比較結
果が出力され、そめ出力データがフリップフロップ（１
１）、 （１２）にラッチされる。以後、これらの動作
を繰り返すことにより、各クロックパルスＣＰの時点ｔ
ｌ、ｔ２．・・・ に同期した入力データＡ、１３とそ
の大小を比較した出力Ｃｏ〜Ｃ２との入出力データの遷
移を示すと、下記第１表のとおシとなる。
第１表
即ち、第１表はフリップフロップ（１１）、ノア回路（
１３）および７リツプフロツブ（１２）の出力Ｃｏ、Ｃ
１およびＣ２の各クロックパルスの時点ｔｌ ＋ｔ２ｔ
・・・におけるコンパレータの比較結果を示しておシ、
比較すべき直列の入力データＡ、Ｂつまシ１ビットの入
力データＡｌ 、Ｂｔ がコンパレータ（１０）に１
１原次入力すれば、入力される１ビツト毎にそのクロッ
ク入力以前の各フリップフロップ（１１）および（１２
）の出力が入力信号Ａｏ、Ｉ３ｏ としてコンパレータ
（１０）のＬＳＩ１部の入力端子（＆０）および（ｂｏ
）にフイードパックされているので、常に最新の入力デ
ータＡｔ 、Ｔ３ｔ が入った時点で比較結果が更新ま
たは維持される。このようにして、任意のビット数のデ
ータを１つのコンパレータ（１０）で比較することが可
能になシ、この結果Ｕ、リセットパルスＲＰが７リツプ
７０ツブ（ｉｔ）、（１２）のリセット端子匹）に入力
されるまで有効となる。
１３）および７リツプフロツブ（１２）の出力Ｃｏ、Ｃ
１およびＣ２の各クロックパルスの時点ｔｌ ＋ｔ２ｔ
・・・におけるコンパレータの比較結果を示しておシ、
比較すべき直列の入力データＡ、Ｂつまシ１ビットの入
力データＡｌ 、Ｂｔ がコンパレータ（１０）に１
１原次入力すれば、入力される１ビツト毎にそのクロッ
ク入力以前の各フリップフロップ（１１）および（１２
）の出力が入力信号Ａｏ、Ｉ３ｏ としてコンパレータ
（１０）のＬＳＩ１部の入力端子（＆０）および（ｂｏ
）にフイードパックされているので、常に最新の入力デ
ータＡｔ 、Ｔ３ｔ が入った時点で比較結果が更新ま
たは維持される。このようにして、任意のビット数のデ
ータを１つのコンパレータ（１０）で比較することが可
能になシ、この結果Ｕ、リセットパルスＲＰが７リツプ
７０ツブ（ｉｔ）、（１２）のリセット端子匹）に入力
されるまで有効となる。
なお、上記実施例では比較データとしてそれぞれ１チヤ
ネルの直列データの場合について示したが、並列ＢＣＤ
つま、９１チヤネルが４ビツトで構成される２データの
コンパレータとして実現させることも全く同様の手段で
可能となる。
ネルの直列データの場合について示したが、並列ＢＣＤ
つま、９１チヤネルが４ビツトで構成される２データの
コンパレータとして実現させることも全く同様の手段で
可能となる。
以上のように、この発明によれは、コンパレータの出力
に７リツプ７０ツブを接続し、その出力をコンパレータ
の入力側にフィードバックさせるように構成したので、
唯一つのコンパレータだけで比較データを任意のビット
数に設定可能となり、また回路を実現する部品数も従来
の回路よシ少なくて済み、回路の簡素化がはかれる効果
がある。
に７リツプ７０ツブを接続し、その出力をコンパレータ
の入力側にフィードバックさせるように構成したので、
唯一つのコンパレータだけで比較データを任意のビット
数に設定可能となり、また回路を実現する部品数も従来
の回路よシ少なくて済み、回路の簡素化がはかれる効果
がある。
第１図は従来のディジタルコンパレータを示す構成図、
第２図はこの発明の一実施例によるディジタルコンパレ
ータを示す回路構成図である。 （１０）・・・・コンパレータ、（ｉｔ）、（１２）・
ψ・・フリップフロップ、（１３）―・・−ノア回路。 代理人 葛 野 信 − 特許庁長官殿 ■、小事件表示 特願昭 ５７−１４４４０９号
２、発明の名称 ディジタルコンパレータ ３、補正をする者 代表者片由仁へ部 ５、補正の対象 明細書の発明の詳細な脱時の欄 ６、補正の内容 Ｉｌｌ 明細書第２頁第１行の［（ｂｌ）〜（ｂ：１
’）ｊをｒ （ｂｏ”ｔ〜（ｂ３）Ｊと補正する。 以 上
第２図はこの発明の一実施例によるディジタルコンパレ
ータを示す回路構成図である。 （１０）・・・・コンパレータ、（ｉｔ）、（１２）・
ψ・・フリップフロップ、（１３）―・・−ノア回路。 代理人 葛 野 信 − 特許庁長官殿 ■、小事件表示 特願昭 ５７−１４４４０９号
２、発明の名称 ディジタルコンパレータ ３、補正をする者 代表者片由仁へ部 ５、補正の対象 明細書の発明の詳細な脱時の欄 ６、補正の内容 Ｉｌｌ 明細書第２頁第１行の［（ｂｌ）〜（ｂ：１
’）ｊをｒ （ｂｏ”ｔ〜（ｂ３）Ｊと補正する。 以 上
Claims (1)
- ディジタルの入力データの大小を比較するコンパレータ
において、前記コンパレータの各比較出力をそれぞれラ
ッチするフリップ７０ツブを設け、これらフリップフロ
ッグの各出力をそれぞれ前記コンパレータの入力側に帰
還させることにより、前記フリップフロップの各出力を
比較出力として取シ出すようにした・ことを／）￥ｔ１
ｔとするディジタルコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14440982A JPS5933546A (ja) | 1982-08-18 | 1982-08-18 | デイジタルコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14440982A JPS5933546A (ja) | 1982-08-18 | 1982-08-18 | デイジタルコンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933546A true JPS5933546A (ja) | 1984-02-23 |
Family
ID=15361496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14440982A Pending JPS5933546A (ja) | 1982-08-18 | 1982-08-18 | デイジタルコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284822A (ja) * | 1988-08-31 | 1990-03-26 | Railway Technical Res Inst | ビットデータ比較判定装置の周波数安定方法および装置 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
-
1982
- 1982-08-18 JP JP14440982A patent/JPS5933546A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284822A (ja) * | 1988-08-31 | 1990-03-26 | Railway Technical Res Inst | ビットデータ比較判定装置の周波数安定方法および装置 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
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