JPH0285945A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0285945A JPH0285945A JP63237708A JP23770888A JPH0285945A JP H0285945 A JPH0285945 A JP H0285945A JP 63237708 A JP63237708 A JP 63237708A JP 23770888 A JP23770888 A JP 23770888A JP H0285945 A JPH0285945 A JP H0285945A
- Authority
- JP
- Japan
- Prior art keywords
- program memory
- arithmetic
- output
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000012360 testing method Methods 0.000 abstract description 30
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムメモリを内蔵する半導体集積回路
において、特に、内蔵するプログラムメモリの内容保護
に関するものである。
において、特に、内蔵するプログラムメモリの内容保護
に関するものである。
従来同一基板上にピログラムメモリを内蔵する電卓、ゲ
ーム等の１チツプマイコンでは、内蔵するテスト制御回
路によりＬＳＩのテスト時に７ドレスカウンタのアドレ
スを順次カウントさせ、ＲＯＭアドレスをデコードしプ
ログラムＲＯＭの内容を容易に読み出せる機能を備えて
いる。
ーム等の１チツプマイコンでは、内蔵するテスト制御回
路によりＬＳＩのテスト時に７ドレスカウンタのアドレ
スを順次カウントさせ、ＲＯＭアドレスをデコードしプ
ログラムＲＯＭの内容を容易に読み出せる機能を備えて
いる。
しかしながら、この実動作時に不要なＲＯＭデータの読
み出し機能は、第三者にとって、ＲＯＭ上に記憶されて
いるソフトウェアプログラムの内容を読み出す事を可能
とし、そのソフトウェアの機密保護が困難となる。さら
にＬＳＩが汎用のものであれば、ソフトウェアを含むＬ
ＳＩのコピーが可能となる。
み出し機能は、第三者にとって、ＲＯＭ上に記憶されて
いるソフトウェアプログラムの内容を読み出す事を可能
とし、そのソフトウェアの機密保護が困難となる。さら
にＬＳＩが汎用のものであれば、ソフトウェアを含むＬ
ＳＩのコピーが可能となる。
本発明の目的は、プログラムメモリの内容を直接ＬＳＩ
外部へ読み出す事を禁止しソフトウェアプログラムの機
密保護を行う事にある。
外部へ読み出す事を禁止しソフトウェアプログラムの機
密保護を行う事にある。
本発明の半導体集積回路装置は、同一基板上に、プログ
ラムメモリと、外部制御信号によりプリセットする事が
可能な任意数発生カウンタと、演算回路と、前記演算回
路の演算結果をＬＳ、Ｔ’外部へ読み出し可能とする出
力回路と、前記外部制御信号により、前記プログラムメ
モリの出力データを演算回路の一方の入力に接続する制
御ゲートと、前記外部制御信号により前記任意数発生カ
ウンタの出力データを演算回路の他方の入力に接続する
制御ゲートとを備えて構成される。
ラムメモリと、外部制御信号によりプリセットする事が
可能な任意数発生カウンタと、演算回路と、前記演算回
路の演算結果をＬＳ、Ｔ’外部へ読み出し可能とする出
力回路と、前記外部制御信号により、前記プログラムメ
モリの出力データを演算回路の一方の入力に接続する制
御ゲートと、前記外部制御信号により前記任意数発生カ
ウンタの出力データを演算回路の他方の入力に接続する
制御ゲートとを備えて構成される。
次に本発明の実施例について図面を用いて説明する。
第１図は、本発明の一実施例のブロック図である。本実
施例はＬＳＩの内蔵ＲＯＭの検証時にテスト制御信によ
り同期化される任意数カウンタの出力データとＲＯＭデ
ータとの演算を行いＬＳＩ外部に出力する事でＲＯＭデ
ータの直接出力を禁止するもので、ＬＳＩＩに内蔵され
る少なくともプログラムメモリを含む内蔵メモリＭと、
ＬＳＩのテスト端子２から入力されるテスト信号’［’
ｒＮが入力されるテスト制御回路Ｔと、前記テスト制御
回路Ｔの一方の出力信号であるカウンタリセット信号Ｃ
Ｒが入力される任意数カウンタＣと、テスト期間中アク
ティブとなるテスト制御回路Ｔの他の出力であるテスト
制御信号ＴＯが入力されテスト期間中同一の演算が行わ
れる演算回路ＡＬＵと、内蔵メモリＭのアドレスを制御
しテスト入力信号ＴＯにより順次カウントモードになる
アドレスカウンタＡＣと、テスト制御信号ＴＯが入力さ
れテスト期間中内蔵メモリＭの出力データを演算回路Ａ
Ｌ ＴＪの一方の入力に接続する制御ゲー）ＧＣと、
テスト制御信号ＴＣが入力されテスト期間中に任意数カ
ウンタＣの出力データを演算回路ＡＬＵの他方の入力に
接続する制御ゲー）ＧＲと、テスト期間中演算回路ＡＬ
Ｕの出力データをＬＳＩの出力端子３へ出力する出力回
路Ｏにより構成されている。
施例はＬＳＩの内蔵ＲＯＭの検証時にテスト制御信によ
り同期化される任意数カウンタの出力データとＲＯＭデ
ータとの演算を行いＬＳＩ外部に出力する事でＲＯＭデ
ータの直接出力を禁止するもので、ＬＳＩＩに内蔵され
る少なくともプログラムメモリを含む内蔵メモリＭと、
ＬＳＩのテスト端子２から入力されるテスト信号’［’
ｒＮが入力されるテスト制御回路Ｔと、前記テスト制御
回路Ｔの一方の出力信号であるカウンタリセット信号Ｃ
Ｒが入力される任意数カウンタＣと、テスト期間中アク
ティブとなるテスト制御回路Ｔの他の出力であるテスト
制御信号ＴＯが入力されテスト期間中同一の演算が行わ
れる演算回路ＡＬＵと、内蔵メモリＭのアドレスを制御
しテスト入力信号ＴＯにより順次カウントモードになる
アドレスカウンタＡＣと、テスト制御信号ＴＯが入力さ
れテスト期間中内蔵メモリＭの出力データを演算回路Ａ
Ｌ ＴＪの一方の入力に接続する制御ゲー）ＧＣと、
テスト制御信号ＴＣが入力されテスト期間中に任意数カ
ウンタＣの出力データを演算回路ＡＬＵの他方の入力に
接続する制御ゲー）ＧＲと、テスト期間中演算回路ＡＬ
Ｕの出力データをＬＳＩの出力端子３へ出力する出力回
路Ｏにより構成されている。
次に本実施例の動作を説明する。
ＬＳＩの内蔵ＲＯＭの検証を行うためにＬＳｌｌのテス
ト入力端子２にテスト信号Ｔ１Ｎが入力されると、テス
ト制御回路Ｔは任意数カウンタＣをリセットするリセッ
ト信号ＯＲを出力する。この信号により任意数カウンタ
Ｃはリセットされ順次カウントを開始し、そのカウント
値を出力する。
ト入力端子２にテスト信号Ｔ１Ｎが入力されると、テス
ト制御回路Ｔは任意数カウンタＣをリセットするリセッ
ト信号ＯＲを出力する。この信号により任意数カウンタ
Ｃはリセットされ順次カウントを開始し、そのカウント
値を出力する。
一方、テスト制御回路Ｔから出力されるテスト期間中ア
クティブとなるテスト信号ＴＯが検証を行う内蔵メモリ
ＭのアドレスカウンタＡＣに入力され、アドレスカウン
タはＬＳＩ内部の制御回路から切りはなされ順次＋１カ
ウントを開始し、ＲＯＭ全アドレスのＲＯＭデータを順
次出力する。又テスト制御信号ＴＯは制御ゲー）ＧＲに
入力され内蔵ＲＯＭの出力を演算回路ＡＬＵの一方の入
力に接続すると同時に、制御ゲー）ＧＯに入力され任意
数カウンタＣの一世力を演算回路ＡＬＵ、の他方の入力
に接続する。演算回路ＡＬＵに入力された内部ＲＯＭデ
ータ及び任意数カウンタＣのカウントデータは、テスト
期間中指定される演算を実行しその演算結果をデータバ
スＤＢに出力する。次に出力回路０はテスト制御信号Ｔ
Ｃがアクティブな期間データバスＤＢに出力された演算
結果をＬＳＩ出力端子３に出力する。
クティブとなるテスト信号ＴＯが検証を行う内蔵メモリ
ＭのアドレスカウンタＡＣに入力され、アドレスカウン
タはＬＳＩ内部の制御回路から切りはなされ順次＋１カ
ウントを開始し、ＲＯＭ全アドレスのＲＯＭデータを順
次出力する。又テスト制御信号ＴＯは制御ゲー）ＧＲに
入力され内蔵ＲＯＭの出力を演算回路ＡＬＵの一方の入
力に接続すると同時に、制御ゲー）ＧＯに入力され任意
数カウンタＣの一世力を演算回路ＡＬＵ、の他方の入力
に接続する。演算回路ＡＬＵに入力された内部ＲＯＭデ
ータ及び任意数カウンタＣのカウントデータは、テスト
期間中指定される演算を実行しその演算結果をデータバ
スＤＢに出力する。次に出力回路０はテスト制御信号Ｔ
Ｃがアクティブな期間データバスＤＢに出力された演算
結果をＬＳＩ出力端子３に出力する。
以上説明の様に内蔵ＲＯＭのデータと任意数カウンタの
カウント値の演算結果を出力する事により内蔵ＲＯＭデ
ータの検証を行う場合、ＲＯＭデータは直接出力される
事なくＬＳＩ外部に出力さｈた演算結果の予測値との比
較又はＬＳＩ外部での逆演算値との比較により可能とな
る。この事により第三者からのＲＯＭ上に記憶されてい
るソフトウェアプログラムの機密保護を可能とし、ＲＯ
Ｍデータの検証も容易に実現出来る。
カウント値の演算結果を出力する事により内蔵ＲＯＭデ
ータの検証を行う場合、ＲＯＭデータは直接出力される
事なくＬＳＩ外部に出力さｈた演算結果の予測値との比
較又はＬＳＩ外部での逆演算値との比較により可能とな
る。この事により第三者からのＲＯＭ上に記憶されてい
るソフトウェアプログラムの機密保護を可能とし、ＲＯ
Ｍデータの検証も容易に実現出来る。
他の実施例として第２図に示す様に任意数カウンタのプ
リセット値を任意に書き込める下金発性メモリで構成さ
れるプリセットレジスタＰＲで設定する事により任意数
カウンタの初期値を任意に設定する事が可能となり、さ
らに機密保護の効果を高める事が出来る。
リセット値を任意に書き込める下金発性メモリで構成さ
れるプリセットレジスタＰＲで設定する事により任意数
カウンタの初期値を任意に設定する事が可能となり、さ
らに機密保護の効果を高める事が出来る。
以上のように、テスト時にプログラムメモリの内容をＬ
ＳＩ外部に出力しＲＯＭに書き込まれているデータを検
証する電卓・ゲーム用等の１チツフマイクロコンピユー
タにおいて。プログラムメモリの内容を直接外部に読み
出す事を禁止するために、プログラムメモリのデータと
、外部より任意な値をプリセット出来る任意数カウンタ
の出力データとの演算を行い、その演算結果を出力し、
第三者によるソフトウェアのコピー等に対するソフトウ
ェアの機密保護を可能とするものである。
ＳＩ外部に出力しＲＯＭに書き込まれているデータを検
証する電卓・ゲーム用等の１チツフマイクロコンピユー
タにおいて。プログラムメモリの内容を直接外部に読み
出す事を禁止するために、プログラムメモリのデータと
、外部より任意な値をプリセット出来る任意数カウンタ
の出力データとの演算を行い、その演算結果を出力し、
第三者によるソフトウェアのコピー等に対するソフトウ
ェアの機密保護を可能とするものである。
第１図は本発明の一実施例のブロック図、第２図は他の
実施例のブロック図である。 １・・・・・・ＬＳＩ、２・・・・・・テスト信号Ｔ’
ｒＮ入力端子、０・・・・・・出力回路、３・・・・・
・ＲＯＭデータ出力端子、Ｍ・・・・・・内蔵ＲＯＭ、
ＡＣ・・・・・・内蔵ＲＯＭアドレスカウンタ、Ｃ・・
・・・・任意数カウンタ、Ｔ・・・・・・テスト制御回
路、ＡＬＵ・・・・・・演算回路、ＧＲ・・・・・・Ｒ
ＯＭ出力制御回路、ＧＣ・・・・・・任意数カウンタ出
力制御回路、ＣＲ・・・・・・任意数カウンタプリセッ
ト信号、ＴＣ・・・・・・テスト制御信号、ＤＢ・・・
・・・データバス。 代理人 弁理士 内 原 晋 第１
実施例のブロック図である。 １・・・・・・ＬＳＩ、２・・・・・・テスト信号Ｔ’
ｒＮ入力端子、０・・・・・・出力回路、３・・・・・
・ＲＯＭデータ出力端子、Ｍ・・・・・・内蔵ＲＯＭ、
ＡＣ・・・・・・内蔵ＲＯＭアドレスカウンタ、Ｃ・・
・・・・任意数カウンタ、Ｔ・・・・・・テスト制御回
路、ＡＬＵ・・・・・・演算回路、ＧＲ・・・・・・Ｒ
ＯＭ出力制御回路、ＧＣ・・・・・・任意数カウンタ出
力制御回路、ＣＲ・・・・・・任意数カウンタプリセッ
ト信号、ＴＣ・・・・・・テスト制御信号、ＤＢ・・・
・・・データバス。 代理人 弁理士 内 原 晋 第１
Claims (1)
- プログラムメモリと、プリセット可能な任意数カウンタ
と、演算回路と、前記演算回路の演算結果を外部へ読み
出し可能とする出力回路とを同一の半導体チップ上に少
なくとも備え、所定の外部制御信号が印加されたときは
、前記演算回路に前記プログラムメモリの出力データと
前記任意数カウンタの出力データとを供給するようにし
、その演算結果を出力するようにしたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237708A JPH0285945A (ja) | 1988-09-21 | 1988-09-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237708A JPH0285945A (ja) | 1988-09-21 | 1988-09-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0285945A true JPH0285945A (ja) | 1990-03-27 |
Family
ID=17019327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237708A Pending JPH0285945A (ja) | 1988-09-21 | 1988-09-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0285945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396471A (en) * | 1993-03-29 | 1995-03-07 | Kabushiki Kaisha Toshiba | Data protection circuit |
-
1988
- 1988-09-21 JP JP63237708A patent/JPH0285945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396471A (en) * | 1993-03-29 | 1995-03-07 | Kabushiki Kaisha Toshiba | Data protection circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4527234A (en) | Emulator device including a semiconductor substrate having the emulated device embodied in the same semiconductor substrate | |
| JP3023425B2 (ja) | データ処理装置 | |
| US20050033969A1 (en) | Secure execution architecture | |
| EP0137995A2 (en) | Single-chip microcomputer with encryptable function on program memory | |
| JPH0283733A (ja) | 外部プログラムモード中内部ｒａｍ秘密性を有するマイクロコンピュータ | |
| JPH01296361A (ja) | メモリカード | |
| US5920690A (en) | Method and apparatus for providing access protection in an integrated circuit | |
| US4162529A (en) | Interruption control system in a multiprocessing system | |
| JPH0484348A (ja) | Ｒｏｍデータ保護方式 | |
| JPH0285945A (ja) | 半導体集積回路 | |
| JP3705255B2 (ja) | 半導体装置及びそれを用いたインサーキットエミュレータ | |
| JPH11282671A (ja) | コンピュータシステム | |
| JP4394572B2 (ja) | セキュアモードまたは非セキュアモードでプログラムを実行するコンピュータアーキテクチャ | |
| US7340575B2 (en) | Method and a circuit for controlling access to the content of a memory integrated with a microprocessor | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| JPH0228853A (ja) | 半導体集積回路装置 | |
| JPS6167148A (ja) | マイクロコンピユ−タ | |
| US20100042851A1 (en) | Method for Securely Handling Data During the Running of Cryptographic Algorithms on Embedded Systems | |
| JPS60245057A (ja) | １チツプマイクロコンピユ−タ | |
| JPS59168550A (ja) | 情報処理装置 | |
| JPH04205239A (ja) | ワンチップマイクロコンピュータ | |
| JPH07160592A (ja) | 半導体メモリ装置 | |
| JPS59112341A (ja) | ソフトウエア機密漏洩防止方法 | |
| JP2000068461A (ja) | 半導体装置 | |
| JP2000346907A (ja) | 半導体装置 |