JPH028660B2 - - Google Patents
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- JPH028660B2 JPH028660B2 JP58225342A JP22534283A JPH028660B2 JP H028660 B2 JPH028660 B2 JP H028660B2 JP 58225342 A JP58225342 A JP 58225342A JP 22534283 A JP22534283 A JP 22534283A JP H028660 B2 JPH028660 B2 JP H028660B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- signal
- potential
- gate
- ccd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/452—Input structures
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of AC or of pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ピーク検出方法、特に電荷結合素子
を用いる高速のピーク検出方法に関する。
を用いる高速のピーク検出方法に関する。
従来技術とその問題点
デジタルオシロスコープが、その帯域幅におい
てアナログオシロスコープに匹敵するためには、
高速のデジタイザが必要とされる。フアーストイ
ン・スローアウト（FISO）モードで作動される
チヤージ・カツプルド・アナログ・シフトレジス
タはこの高速デジタイザの必要性を満たすもので
ある。
てアナログオシロスコープに匹敵するためには、
高速のデジタイザが必要とされる。フアーストイ
ン・スローアウト（FISO）モードで作動される
チヤージ・カツプルド・アナログ・シフトレジス
タはこの高速デジタイザの必要性を満たすもので
ある。
データのサンプリングを行なういかなる装置に
おいても、エイリアシング（aliasing）の問題が
つきまとう。デジタルオシロスコープに関して言
えば、エイリアシングによつて入力波形は異なる
波形となつて表示される。即ち、エイリアシング
とは、一般にサンプリング定理の条件を満足しな
い状態のことである。このサンプリング定理の条
件とは、信号をサンプリングしたデータから元の
信号を正しく再現する為には、元の信号の周波数
の２倍（ナイキスト周波数）以上の周波数でサン
プリングしなければならないという条件のことで
ある。このエイリアシングに操作者が惑わされる
のを防止するための種々の方法が提案されてい
る。その１つの方法として“ミニ・マツクス（最
小最大）”法がある。これは１サンプル期間内の
入力信号の最小値と最大値とが測定され、このミ
ニ・マツクス情報が表示されるものである。この
方法はデジタルオシロスコープにおいて強力な手
段であることが実証されている。しかし、ミニ・
マツクス法は各サンプル期間に最小及び最大の信
号を検出するための適切な方法を必要とする。も
し、FISOデジタイゼーシヨンに使われる電荷結
合素子（CCD）が高速のミニ・マツクス信号を
供給するために使用できれば好都合である。
おいても、エイリアシング（aliasing）の問題が
つきまとう。デジタルオシロスコープに関して言
えば、エイリアシングによつて入力波形は異なる
波形となつて表示される。即ち、エイリアシング
とは、一般にサンプリング定理の条件を満足しな
い状態のことである。このサンプリング定理の条
件とは、信号をサンプリングしたデータから元の
信号を正しく再現する為には、元の信号の周波数
の２倍（ナイキスト周波数）以上の周波数でサン
プリングしなければならないという条件のことで
ある。このエイリアシングに操作者が惑わされる
のを防止するための種々の方法が提案されてい
る。その１つの方法として“ミニ・マツクス（最
小最大）”法がある。これは１サンプル期間内の
入力信号の最小値と最大値とが測定され、このミ
ニ・マツクス情報が表示されるものである。この
方法はデジタルオシロスコープにおいて強力な手
段であることが実証されている。しかし、ミニ・
マツクス法は各サンプル期間に最小及び最大の信
号を検出するための適切な方法を必要とする。も
し、FISOデジタイゼーシヨンに使われる電荷結
合素子（CCD）が高速のミニ・マツクス信号を
供給するために使用できれば好都合である。
CCD自身の基本はMOSキヤパシタである。第
１Ａ及び第１Ｂ図に、ｐ型シリコン基板３０の熱
酸化された表面２０上に設けられた金属電極１０
により形成された絶縁（isolated）MOSキヤパ
シタを示す。
１Ａ及び第１Ｂ図に、ｐ型シリコン基板３０の熱
酸化された表面２０上に設けられた金属電極１０
により形成された絶縁（isolated）MOSキヤパ
シタを示す。
金属電極１０に正電圧が与えられると、シリコ
ン３０内の多数キヤリア（この場合はホール）は
反発され、シリコン表面にポテンシヤル（電位）
井戸４０が形成される。最初、この井戸は自由キ
ヤリアが空になつている。
ン３０内の多数キヤリア（この場合はホール）は
反発され、シリコン表面にポテンシヤル（電位）
井戸４０が形成される。最初、この井戸は自由キ
ヤリアが空になつている。
チヤンネル・ストツプ拡散領域５０（p+埋込
層）は、シリコン３０と二酸化シリコン２０との
界面の電位を零近くに維持するため、ポテンシヤ
ル井戸４０の横方向への拡がりを制限する。ポテ
ンシヤル井戸４０内あるいは近傍で熱的に発生し
た少数キヤリア（この場合は電子）は反転層６０
内の界面に蓄積される。
層）は、シリコン３０と二酸化シリコン２０との
界面の電位を零近くに維持するため、ポテンシヤ
ル井戸４０の横方向への拡がりを制限する。ポテ
ンシヤル井戸４０内あるいは近傍で熱的に発生し
た少数キヤリア（この場合は電子）は反転層６０
内の界面に蓄積される。
通常、ポテンシヤル井戸４０はバケツに、少数
電荷はこのバケツを部分的に満たす液体に喩えら
れる。下方向に増加する正の値として図示された
界面（インタ−フエース）電位７０の初期状態は
空のバケツの大きさを図式的に表わすのに用いら
れている。
電荷はこのバケツを部分的に満たす液体に喩えら
れる。下方向に増加する正の値として図示された
界面（インタ−フエース）電位７０の初期状態は
空のバケツの大きさを図式的に表わすのに用いら
れている。
電子電荷が電極１０の下に集められると、界面
電位７０がシリコン、二酸化シリコン界面８０に
向かつて移動する。この新しい界面電位９０はバ
ケツに部分的に満たされた液体の表面として図示
されている。２つの界面８０及び９０の間の領域
は、バケツの底に溜つた液体の形式で電荷の総量
を図式的に表わしている。但し、実際の電荷は界
面８０の方に溜まることに留意しておくことが大
切である。
電位７０がシリコン、二酸化シリコン界面８０に
向かつて移動する。この新しい界面電位９０はバ
ケツに部分的に満たされた液体の表面として図示
されている。２つの界面８０及び９０の間の領域
は、バケツの底に溜つた液体の形式で電荷の総量
を図式的に表わしている。但し、実際の電荷は界
面８０の方に溜まることに留意しておくことが大
切である。
今、２個のMOSキヤパシタが両者の空乏領域
をオーバラツプさせるように近接して配置され、
両者のポテンシヤル井戸が合併あるいは結合する
と、移動可能な少数電荷は最も高い果面電位を有
する位置に集まつてくる。液体電荷モデルで言え
ば、電荷は結合された井戸の最も深い場所に流れ
込む。
をオーバラツプさせるように近接して配置され、
両者のポテンシヤル井戸が合併あるいは結合する
と、移動可能な少数電荷は最も高い果面電位を有
する位置に集まつてくる。液体電荷モデルで言え
ば、電荷は結合された井戸の最も深い場所に流れ
込む。
次に、第２Ａ乃至第２Ｅ図について、電荷を１
つの電極から隣りの電極へと制御可能に転送する
原理を説明する。ある電位に保持された１つの電
極P1の下に溜つた電荷は、隣接する電極P2に同
電位またはそれ以上の電位が与えられた場合、シ
リコン・二酸化シリコン界面に沿つて拡がる。電
極P1下の電荷に対する電位が弱められると、電
荷は完全に新しい位置、即ち電極P2の下に転送
される。電極P1，P2，P3の電位の３相動作のタ
イミング図が第２Ｅ図に示されている。
つの電極から隣りの電極へと制御可能に転送する
原理を説明する。ある電位に保持された１つの電
極P1の下に溜つた電荷は、隣接する電極P2に同
電位またはそれ以上の電位が与えられた場合、シ
リコン・二酸化シリコン界面に沿つて拡がる。電
極P1下の電荷に対する電位が弱められると、電
荷は完全に新しい位置、即ち電極P2の下に転送
される。電極P1，P2，P3の電位の３相動作のタ
イミング図が第２Ｅ図に示されている。
このようにして多数の素子が直列に連結され、
CCDが構成される。複数の電荷を同時に素子間
で転送させることもできる。
CCDが構成される。複数の電荷を同時に素子間
で転送させることもできる。
通常、電荷転送は１方向のみに、即ち入力側か
ら出力側へ行なうことが必要とされる。１方向転
送を行なうためには多相クロツクが必要となる。
４相、３相及び２相の素子が実用されている。第
３図は４相素子の代表的動作を示している。
ら出力側へ行なうことが必要とされる。１方向転
送を行なうためには多相クロツクが必要となる。
４相、３相及び２相の素子が実用されている。第
３図は４相素子の代表的動作を示している。
CCD自身はこのように電荷を効果的に転送す
る手段であり、従来、デジタル信号のための遅延
線として利用された。CCDはまた、高速のアナ
ログ情報を受け入れ、より好都合な速度、即ち低
速で読出すアナログ遅延線としても利用されてき
た。
る手段であり、従来、デジタル信号のための遅延
線として利用された。CCDはまた、高速のアナ
ログ情報を受け入れ、より好都合な速度、即ち低
速で読出すアナログ遅延線としても利用されてき
た。
アナログ遅延線としてCCDは、アナログ信号
の最小及び最大値を検出するため別個の高速ピー
ク検出器及びサンプル・ホールド回路と組合わさ
れた。このように、従来技術においては、CCD
は遅延機構としてのみ作用し、ピーク検出器とし
ては働いていない。電荷はCCDの端部に到達す
ると、低速で読出されアナログ・デジタル変換器
（ADC）によつて量子化される。しかしこのよう
なシステムは、高速ピーク検出器、サンプル・ホ
ールド回路、CCD遅延線、低速ADC等かなり多
くのハードウエアを必要とし、コストも高くなる
欠点を有した。
の最小及び最大値を検出するため別個の高速ピー
ク検出器及びサンプル・ホールド回路と組合わさ
れた。このように、従来技術においては、CCD
は遅延機構としてのみ作用し、ピーク検出器とし
ては働いていない。電荷はCCDの端部に到達す
ると、低速で読出されアナログ・デジタル変換器
（ADC）によつて量子化される。しかしこのよう
なシステムは、高速ピーク検出器、サンプル・ホ
ールド回路、CCD遅延線、低速ADC等かなり多
くのハードウエアを必要とし、コストも高くなる
欠点を有した。
発明の目的
本発明の目的は、CCDを高速ピーク検出器と
して使用し得る方法を提供することにある。
して使用し得る方法を提供することにある。
発明の概要
本発明は、他の別個の回路を必要とすることな
く、CCDを高速のピーク検出器及びアナログ遅
延線として使用する方法を開示するものである。
慣用のCCDが入力ダイオード、２個の別々にア
ドレス可能な入力信号ゲート、転送電極と共に、
“満たしてこぼす（fill and spill＝以下FSとい
う）”モードとして知られているポテンシヤル平
衡モードで動作させられる。CCDはその入力に
適切に選択された電荷を与えられた状態で、入力
ゲートの１つに可変アナログ信号が供給される
と、その可変アナログ信号のピーク値（最大また
は最小値）がCCD遅延線上を伝播する。電荷注
入のFS法における電荷は可変信号電圧の値に対
して非常に直線性が良好であることが確められて
いる。このことはアナログ・ピーク検出器におい
て重要なことである。
く、CCDを高速のピーク検出器及びアナログ遅
延線として使用する方法を開示するものである。
慣用のCCDが入力ダイオード、２個の別々にア
ドレス可能な入力信号ゲート、転送電極と共に、
“満たしてこぼす（fill and spill＝以下FSとい
う）”モードとして知られているポテンシヤル平
衡モードで動作させられる。CCDはその入力に
適切に選択された電荷を与えられた状態で、入力
ゲートの１つに可変アナログ信号が供給される
と、その可変アナログ信号のピーク値（最大また
は最小値）がCCD遅延線上を伝播する。電荷注
入のFS法における電荷は可変信号電圧の値に対
して非常に直線性が良好であることが確められて
いる。このことはアナログ・ピーク検出器におい
て重要なことである。
CCDの入力拡散ダイオードはパルスを受け低
電位とされ、第１信号ゲートの下に形成された第
１の電位障壁を通過して電荷が注入される。この
電荷は第２信号ゲート下のポテンシヤル井戸を満
たす。そこで入力ダイオードは、ダイオード入力
電圧をより高いポテンシヤルVIDHに切替えること
により逆バイアスされる。入力ダイオードのこの
逆バイアス期間にセル間のインピーダンスによつ
て決まる平衡期間後、第２信号ゲート下の電位が
第１信号ゲート下の障壁電位に等しくなるまで余
分な電荷が第２信号ゲート下から入力ダイオード
井戸に流れ出す。第１信号ゲートが固定電位に保
持された状態で第２信号ゲートに可変アナログ信
号が供給されると、平衡期間の終了時に第２信号
ゲート下にある電荷はその期間の可変アナログ信
号の最小値に比例する。一方、第２信号ゲートが
固定電位に保持された状態で第１信号ゲートに可
変アナログ信号が供給されると、第２信号ゲート
下の電荷は平衡期間内の可変アナログ信号の最大
値に比例する。
電位とされ、第１信号ゲートの下に形成された第
１の電位障壁を通過して電荷が注入される。この
電荷は第２信号ゲート下のポテンシヤル井戸を満
たす。そこで入力ダイオードは、ダイオード入力
電圧をより高いポテンシヤルVIDHに切替えること
により逆バイアスされる。入力ダイオードのこの
逆バイアス期間にセル間のインピーダンスによつ
て決まる平衡期間後、第２信号ゲート下の電位が
第１信号ゲート下の障壁電位に等しくなるまで余
分な電荷が第２信号ゲート下から入力ダイオード
井戸に流れ出す。第１信号ゲートが固定電位に保
持された状態で第２信号ゲートに可変アナログ信
号が供給されると、平衡期間の終了時に第２信号
ゲート下にある電荷はその期間の可変アナログ信
号の最小値に比例する。一方、第２信号ゲートが
固定電位に保持された状態で第１信号ゲートに可
変アナログ信号が供給されると、第２信号ゲート
下の電荷は平衡期間内の可変アナログ信号の最大
値に比例する。
いずれの場合も、その後第２ゲート下の電荷
は、第１転送電極へパルスを与え高電位になすこ
とにより隣接する第１転送キヤパシタに転送され
る。この電荷は従来のCCD動作と同様、１つの
転送キヤパシタから隣りの転送キヤパシタへと
次々に転送される。電荷がCCDの終端に到達す
ると、ゲートを制御されるMOSFETの如き従来
の出力回路を介して従来のADCへ低速で読出さ
れる。
は、第１転送電極へパルスを与え高電位になすこ
とにより隣接する第１転送キヤパシタに転送され
る。この電荷は従来のCCD動作と同様、１つの
転送キヤパシタから隣りの転送キヤパシタへと
次々に転送される。電荷がCCDの終端に到達す
ると、ゲートを制御されるMOSFETの如き従来
の出力回路を介して従来のADCへ低速で読出さ
れる。
本発明によれば、可変アナログ信号の最小また
は最大値の高速かつ直線性の良好な検出を行ない
従来の簡便な低速技術によりデジタル化できるよ
うにする簡単な回路が得られる。
は最大値の高速かつ直線性の良好な検出を行ない
従来の簡便な低速技術によりデジタル化できるよ
うにする簡単な回路が得られる。
実施例
CCDへの電荷注入の一方法は、ポテンシヤル
平衡法とも呼ばれる上述のFS法である。本発明
は、各サンプル期間内のアナログ信号の最小及び
最大値を検出するためにFS法を用いる。
平衡法とも呼ばれる上述のFS法である。本発明
は、各サンプル期間内のアナログ信号の最小及び
最大値を検出するためにFS法を用いる。
FS法（即ち、ポテンシヤル平衡法）の原理を、
CCDの構成を示す第４Ａ乃至第４Ｇ図につき説
明する。この構成は第４Ａ図に示す如く、入力ダ
イオードIDと、それに続く２個の別々にアドレ
ス可能なゲートG1及びG2から成る。これらゲー
トのG1及びG2に続いて、第１相〜第４相のクロ
ツク信号を夫々受ける通常の転送電極P1〜P4が
設けられているが、第４Ａ図では、その中の電極
P1のみを示し、残りの転送電極を省略している。
第４Ｇ図のタイミング信号図は、期間４３０内の
ゲートG2に与えられた信号の最小値を測定する
ための信号の流れを示す。第４Ｇ図のタイミング
図に示された如く、入力ダイオードIDは時点t1に
おいて短時間４００の間、低電位VIDHを受ける
（第４Ｂ図）。この充満期間に、電荷はゲートG1
下に作られた障壁４１０を通り越して注入され、
ゲートG2下のポテンシヤル井戸４２０を満たす
（第４Ｃ図）。次に入力ダイオードIDは、高電位
VIDHに切換えることにより逆バイアスされる。こ
の逆バイアスの期間、ゲートG2下の電位が時点t3
においてゲートG1下の電位４１０に等しくなる
まで余分な電荷がゲートG2下から流出する（第
４Ｄ図）。ポテンシヤル平衡という名称はこれに
由来する。ゲートG2下に残つた最終電荷は、平
衡期間４３０にゲートG2へ与えられた信号の最
小値に対応する（第４Ｅ図）。
CCDの構成を示す第４Ａ乃至第４Ｇ図につき説
明する。この構成は第４Ａ図に示す如く、入力ダ
イオードIDと、それに続く２個の別々にアドレ
ス可能なゲートG1及びG2から成る。これらゲー
トのG1及びG2に続いて、第１相〜第４相のクロ
ツク信号を夫々受ける通常の転送電極P1〜P4が
設けられているが、第４Ａ図では、その中の電極
P1のみを示し、残りの転送電極を省略している。
第４Ｇ図のタイミング信号図は、期間４３０内の
ゲートG2に与えられた信号の最小値を測定する
ための信号の流れを示す。第４Ｇ図のタイミング
図に示された如く、入力ダイオードIDは時点t1に
おいて短時間４００の間、低電位VIDHを受ける
（第４Ｂ図）。この充満期間に、電荷はゲートG1
下に作られた障壁４１０を通り越して注入され、
ゲートG2下のポテンシヤル井戸４２０を満たす
（第４Ｃ図）。次に入力ダイオードIDは、高電位
VIDHに切換えることにより逆バイアスされる。こ
の逆バイアスの期間、ゲートG2下の電位が時点t3
においてゲートG1下の電位４１０に等しくなる
まで余分な電荷がゲートG2下から流出する（第
４Ｄ図）。ポテンシヤル平衡という名称はこれに
由来する。ゲートG2下に残つた最終電荷は、平
衡期間４３０にゲートG2へ与えられた信号の最
小値に対応する（第４Ｅ図）。
CCDを使用してピーク検出を行なうための重
要な条件は、サンプリング・ゲート（即ちこの例
の場合ゲートG2）下の電荷がこのサンプリン
グ・ゲートに与えられる減少信号に追従するよう
に、入力の放電時定数が小さいということであ
る。平衡期間の終了時点t3においてゲートG2下の
電荷４４０は、その期間の信号の最小値に比例す
る。その後、この電荷４４０は第４Ｆ図に示すと
おり電荷４５０として電極P1下に転送される。
要な条件は、サンプリング・ゲート（即ちこの例
の場合ゲートG2）下の電荷がこのサンプリン
グ・ゲートに与えられる減少信号に追従するよう
に、入力の放電時定数が小さいということであ
る。平衡期間の終了時点t3においてゲートG2下の
電荷４４０は、その期間の信号の最小値に比例す
る。その後、この電荷４４０は第４Ｆ図に示すと
おり電荷４５０として電極P1下に転送される。
この方法においては、蓄積（Storage）井戸G2
下の荷電４４０の表面電位は、最終的に信号電圧
に無関係に計量（metering）井戸G1下の固定電
位４１０に等しくなる。今、ゲートG1下の電位
をφG1、信号電圧VSIGによるゲートG2下の電位を
φG2、電圧を表す変数をＶとすると、平衡後のG2
下に蓄積された電荷QSIGは次のように表わせる。
下の荷電４４０の表面電位は、最終的に信号電圧
に無関係に計量（metering）井戸G1下の固定電
位４１０に等しくなる。今、ゲートG1下の電位
をφG1、信号電圧VSIGによるゲートG2下の電位を
φG2、電圧を表す変数をＶとすると、平衡後のG2
下に蓄積された電荷QSIGは次のように表わせる。
QSIG∫〓G2〓G1［Cox＋Cd（Ｖ）］dV
ここに、Cd（Ｖ）はポテンシヤル井戸の寄生空
乏容量、CoxはゲートG2及びG1下の各井戸のシ
リコン・二酸化シリコン界面容量である。
乏容量、CoxはゲートG2及びG1下の各井戸のシ
リコン・二酸化シリコン界面容量である。
もしゲートG1及びゲートG2が実質的に同一の
特性を有するならば、空乏容量Cd（Ｖ）は相殺さ
れて信号電荷QSIGは次のようになる。
特性を有するならば、空乏容量Cd（Ｖ）は相殺さ
れて信号電荷QSIGは次のようになる。
QSIG＝COX（VSIG−VIG1）
VIG1はゲートG1に印加される一定の電圧を表わ
すので、QSIGは信号電圧VSIGに対して直線的に応
答する。
すので、QSIGは信号電圧VSIGに対して直線的に応
答する。
同様に第５Ａ乃至第５Ｇ図は最大ピーク検出器
としてのCCDの動作を示している。これは可変
信号をゲートG1に、固定信号をゲートG2に供給
することによつて行なわれる。こうして、平衡期
間４３０の終了時点においてゲートG2下に残つ
ている電荷は期間４３０内のゲートG1上の最大
電位に反比例する。
としてのCCDの動作を示している。これは可変
信号をゲートG1に、固定信号をゲートG2に供給
することによつて行なわれる。こうして、平衡期
間４３０の終了時点においてゲートG2下に残つ
ている電荷は期間４３０内のゲートG1上の最大
電位に反比例する。
この電荷注入法の動作においては次の如き条件
を満足する必要がある。
を満足する必要がある。
１ ダイオードIDに対する電荷注入用低電圧VIDL
は転送電極P1乃至P4下のオフ電位φOFFより高く
なければならない。これは第１ポテンシヤル井
戸４６０より転送電極側へ電荷が流れ込むのを
防止するためである。
は転送電極P1乃至P4下のオフ電位φOFFより高く
なければならない。これは第１ポテンシヤル井
戸４６０より転送電極側へ電荷が流れ込むのを
防止するためである。
２ ゲートG1の電位φG1は、電荷が障壁４１０を
越えて注入され得るように電圧VIDLより高くな
ければならない。
越えて注入され得るように電圧VIDLより高くな
ければならない。
３ ゲートG2の電位は、平衡過程４３０（線形
領域）において電荷が保持され得る（残留す
る）ように常に電位φG1より高くなければなら
ない。
領域）において電荷が保持され得る（残留す
る）ように常に電位φG1より高くなければなら
ない。
４ ダイオードに対する高電圧VIDHは、電位φG1
が平衡電位４４０を決定するように電位φG1よ
り高くなければならない。
が平衡電位４４０を決定するように電位φG1よ
り高くなければならない。
第６図に中央部の直列CCDユニツトを切断省
略したCCD全体を示す。最小・最大信号は上述
の如く複数の転送ゲートφ1乃至φ4を通つて１つ
のCCD段から次の段へと転送され、第７図に示
すフローテイング拡散領域に接続された
MOSFETによる出力回路６１０によつて最終的
に抽出される。その後、FET出力信号は従来の
低速ADCによつてデジタル化することができる。
略したCCD全体を示す。最小・最大信号は上述
の如く複数の転送ゲートφ1乃至φ4を通つて１つ
のCCD段から次の段へと転送され、第７図に示
すフローテイング拡散領域に接続された
MOSFETによる出力回路６１０によつて最終的
に抽出される。その後、FET出力信号は従来の
低速ADCによつてデジタル化することができる。
発明の効果
本発明の方法によれば、CCD自身を高速ピー
ク検出器として使用できるので従来ピーク検出に
必要であつた別個の高速ピーク検出器及びサンプ
ル・ホールド回路が不要となりハードウエア量が
減少し、コスト低減が図れる。この方法はデジタ
ルオシロスコープにおいてエイリアシングを検知
するためのミニ・マツクス法に使用して好適であ
る。２個のCCDを用いれば同一期間の入力信号
の最小及び最大値を同時に得ることができる。
ク検出器として使用できるので従来ピーク検出に
必要であつた別個の高速ピーク検出器及びサンプ
ル・ホールド回路が不要となりハードウエア量が
減少し、コスト低減が図れる。この方法はデジタ
ルオシロスコープにおいてエイリアシングを検知
するためのミニ・マツクス法に使用して好適であ
る。２個のCCDを用いれば同一期間の入力信号
の最小及び最大値を同時に得ることができる。
第１Ａ図は蓄積素子として使用されるMOSキ
ヤパシタの断面図、第１Ｂ図はこのようなMOS
構造における電荷蓄積を説明するための説明図、
第２Ａ乃至第２Ｄ図及び第２Ｅ図は３相駆動され
るCCDのポテンシヤル井戸及びその駆動波形の
タイミングを示す図、第３Ａ乃至第３Ｃ図及び第
３Ｄ図は４相駆動されるCCDのポテンシヤル井
戸及びその駆動波形のタイミングを示す図、第４
Ａ図は本発明の好適実施列に係るCCD入力構造
の断面図、第４Ｂ乃至第４Ｆ図及び第４Ｇ図は第
４Ａ図の装置を最小値検出器として使用する場合
のポテンシヤル井戸及び駆動波形を示す図、第５
Ａ図は本発明に係るCCD入力構造の断面図、第
５Ｂ乃至第５Ｆ図及び第５Ｇ図は第５Ａ図の装置
を最大値検出器として使用する場合のポテンシヤ
ル井戸及び駆動波形を示す図、第６図は本発明の
好適実施例に係るCCDの全体図、第７図は第６
図の装置と共に使用される出力回路を示す回路図
である。 図中、IDは入力ダイオード、G1は第１信号ゲ
ート、G2は第２信号ゲート、P1乃至P4は転送電
極である。
ヤパシタの断面図、第１Ｂ図はこのようなMOS
構造における電荷蓄積を説明するための説明図、
第２Ａ乃至第２Ｄ図及び第２Ｅ図は３相駆動され
るCCDのポテンシヤル井戸及びその駆動波形の
タイミングを示す図、第３Ａ乃至第３Ｃ図及び第
３Ｄ図は４相駆動されるCCDのポテンシヤル井
戸及びその駆動波形のタイミングを示す図、第４
Ａ図は本発明の好適実施列に係るCCD入力構造
の断面図、第４Ｂ乃至第４Ｆ図及び第４Ｇ図は第
４Ａ図の装置を最小値検出器として使用する場合
のポテンシヤル井戸及び駆動波形を示す図、第５
Ａ図は本発明に係るCCD入力構造の断面図、第
５Ｂ乃至第５Ｆ図及び第５Ｇ図は第５Ａ図の装置
を最大値検出器として使用する場合のポテンシヤ
ル井戸及び駆動波形を示す図、第６図は本発明の
好適実施例に係るCCDの全体図、第７図は第６
図の装置と共に使用される出力回路を示す回路図
である。 図中、IDは入力ダイオード、G1は第１信号ゲ
ート、G2は第２信号ゲート、P1乃至P4は転送電
極である。
Claims (1)
- 【特許請求の範囲】 １ 入力ダイオード、第１信号ゲート、第２信号
ゲート、複数の転送ゲート及び出力手段を含む電
荷結合素子を用いるピーク検出方法であつて、 上記第１及び第２信号ゲートに固定電位（又は
入力信号）及び入力信号（又は固定電位）を夫々
供給し、 上記入力ダイオードを介して上記第１及び第２
信号ゲートの両方の電位井戸に電荷を満たし、 所定期間、上記入力ダイオードを所定バイアス
して、上記第１及び第２信号ゲートの電荷を平衡
させることにより、上記入力信号の上記所定期間
中の最小ピーク値（又は最大ピーク値）に対応す
る電荷を上記第２信号ゲートに蓄積し、 上記第２信号ゲートの電荷を上記複数の転送ゲ
ートを介して転送し、上記出力手段より出力する
ことを特徴とする電荷結合素子を用いるピーク検
出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US445343 | 1982-11-29 | ||
| US06/445,343 US4562363A (en) | 1982-11-29 | 1982-11-29 | Method for using a charge coupled device as a peak detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119273A JPS59119273A (ja) | 1984-07-10 |
| JPH028660B2 true JPH028660B2 (ja) | 1990-02-26 |
Family
ID=23768554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225342A Granted JPS59119273A (ja) | 1982-11-29 | 1983-11-29 | 電荷結合素子を用いるピ−ク検出方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4562363A (ja) |
| EP (1) | EP0112088B1 (ja) |
| JP (1) | JPS59119273A (ja) |
| CA (1) | CA1198177A (ja) |
| DE (1) | DE3369197D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2551919B1 (fr) * | 1983-09-13 | 1986-10-10 | Thomson Csf | Dispositif photosensible a transfert de ligne |
| US5325412A (en) * | 1989-05-23 | 1994-06-28 | U.S. Philips Corporation | Charge-coupled device, image sensor arrangement and camera provided with such an image sensor arrangement |
| JP2011062446A (ja) * | 2009-09-18 | 2011-03-31 | Panasonic Electric Works Co Ltd | 鼻毛カッター |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU461729B2 (en) * | 1971-01-14 | 1975-06-05 | Rca Corporation | Charge coupled circuits |
| US4035821A (en) * | 1974-07-29 | 1977-07-12 | Fairchild Camera And Instrument Corporation | Device for introducing charge |
| NL7610351A (nl) * | 1976-09-17 | 1978-03-21 | Philips Nv | Ladingsoverdrachtinrichting. |
| US4165537A (en) * | 1978-08-16 | 1979-08-21 | General Electric Company | Analog charge transfer apparatus |
-
1982
- 1982-11-29 US US06/445,343 patent/US4562363A/en not_active Expired - Fee Related
-
1983
- 1983-11-23 CA CA000441744A patent/CA1198177A/en not_active Expired
- 1983-11-29 EP EP83307274A patent/EP0112088B1/en not_active Expired
- 1983-11-29 DE DE8383307274T patent/DE3369197D1/de not_active Expired
- 1983-11-29 JP JP58225342A patent/JPS59119273A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1198177A (en) | 1985-12-17 |
| DE3369197D1 (en) | 1987-02-19 |
| JPS59119273A (ja) | 1984-07-10 |
| US4562363A (en) | 1985-12-31 |
| EP0112088A1 (en) | 1984-06-27 |
| EP0112088B1 (en) | 1987-01-14 |
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