JPH0287227A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 扱血欠１ 本発明はデータ処理装置に関し、特に制御記憶にマイク
ロプログラムをロードするためのローダプログラムに関
する。

従漣Ｊ１術 従来、マイクロプログラム制御のプロセッサを構成要素
とするデータ処理装置においては、プロセッサの制御記
憶へマイクロプログラムをロードする手段を他のプロセ
ッサに設け、池のプロセッサによって主記憶装置上のマ
イクロプログラムを制御記憶にロードしたり、あるいは
制御記憶にマイクロ１０グラムをロードするためのロー
ダ１０グラムをロードしてから、このローダブグラムを
実行することにより主記憶装置上のマイクロプログラム
を制御記憶にロードしている。

このような従来のデータ処理装置では、池のプロセッサ
に設けた制御記憶への書込み手段により制御記憶へのマ
イクロプログラムのロードを行う場合には、制御記憶に
マイクロプログラムをロードするために他のプロセッサ
との間のインタフェースなどのハードウェアを必要とす
るという欠点がある。

また、ローダプログラムを実行することにより制御記憶
へのマイクロ１０グラムのロードを行う場合には、制御
記憶にローダプログラムをロードするためのハードウェ
アが必要になるという欠点がある。

どちらの場合にも、他のプロセッサによって制御記憶へ
のロードを行わなければならないので、そのために必要
となるハードウェアの量が多大なものとなるとともに、
ロードを行うために複雑な手順を必要とし、そのため制
御記憶にマイクロプログラムをロードするのに時間がか
かるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、制御記憶へのマイクロプログラムのロー
ドを容易に、かつ短時間で行うことができるデータ処理
装置の提供を目的とする。

１肌左且蔦 本発明によるデータ処理装置は、マイクロプログラム制
御のプロセッサと、主記憶装置とを含むデータ処理装置
であって、前記主記憶装置から前記プロセッサの制御記
憶にマイクロプログラムをロードするためのローダプロ
グラムを格納する格納手段と、前記格納手段に格納され
た前記ローダプログラムを実行する手段とを前記プロセ
ッサに設けたことを特徴とする。

Ｋ亘ヨ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、プロセッサ１のローダプログラム保持
部１１には制御記憶１２にマイクロプログラムをロード
するためのローダプログラムが格納されている。

ローダプログラム保持部１１および制御記憶１２にはア
ドレスレジスタ１３からアドレスが供給され、ローダプ
ログラム保持部１１からはローダプログラムが読出され
、制御記憶１２からはマイクロプログラムが読出される
。

ローダプログラム保持部１１から読出されたローダプロ
グラムと、制御記憶１２から読出されたマイクロプログ
ラムとのうち一方がローダプログラム選択フリップフロ
ップ（以下ローダＦＦとする）１４の内容に応じてセレ
クタ１６で選択され、マイクロプログラム実行部１５で
実行される。

プロセッサ１は診断バスインタフェース１７および診断
バス１０１を介して図示せぬ診断装置と接続されている
。

第２図は第１図のプロセッサ１を構成要素とするデータ
処理装置の構成を示すブロック図である。

図において、プロセッサ１とメインメモリ２と診断装置
３とは互いにシステムバス１００により接続され、また
プロセッサ１と診断装置３とは診断バス１０１により接
続されている。

第３図は第２図のメインメモリ２の構成を示す図である
６図において、メインメモリ２には固定番地、例えばＯ
番地にマイクロプログラム格納アドレスａおよびマイク
ロ１０グラムレングスｂが格納されており、そのマイク
ロプログラム格納アドレスａによって示されるアドレス
にマイクロプログラムＣが格納されている。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

まず、メインメモリ２上に用意されたマイクロプログラ
ムＣを制御記憶１２にロードするように、ローダ起動指
示が診断バス１０１を介して診断装置３からプロセッサ
１に送出される。

プロセッサ１では診断装置３からのローダ起動指示が診
断バスインタフェース１７によって受信されると、ロー
ダＦＦ１４に“１”がセットされる。

このとき、アドレスレジスタ１３には診断バスインタフ
ェース１７によりローダプログラムの実行アドレスがセ
ットされる。

セレクタ１６ではローダＦＦ１４に“１″がセットされ
ることにより、アドレスレジスタ１３から供給された実
行アドレスによってローダプログラム保持部１１から読
出されたローダプログラムが選択されてマイクロプログ
ラム実行部１５に出力される。

マイクロプログラム実行部１５では診断バスインタフェ
ース１７からのマイクロプログラム実行指示により、セ
レクタ１６からのローダプログラムが実行される。

マイクロプログラム実行部１５においてローダプログラ
ムが実行されることにより、メインメモリ２のＯ番地か
らマイクロプログラム格納アドレスａおよびマイクロプ
ログラムレングスｂが読出され、そのマイクロプログラ
ム格納アドレスａによって指定されるメインメモリ２の
アドレスから、マイクロプログラムレングスｂによって
指定される大きさ分のマイクロプログラムＣが制御記憶
１２にロードされる。

ローダプログラムの最後の部分にはローダＦＦ１４のリ
セット命令と制御記憶１２にロードされたマイクロプロ
グラムＣの実行アドレスへのジャンプ命令とが書込まれ
ているので、このローダプログラムの最後の部分がマイ
クロプログラム実行部１５において実行されると、ロー
ダＦＦ１４がリセットされるとともに、制御記憶１２に
ロードされたマイクロプログラムＣの実行アドレスへの
ジャンプ命令が実行される。

このとき、アドレスレジスタ１３には制御記憶１２にロ
ードされたマイクロプログラムＣの実行アドレスがセッ
トされる。

また、セレクタ１６ではローダＦ’Ｆ１４のリセットに
より、アドレスレジスタ１３から供給された実行アドレ
スによって制御記憶１２から読出されたマイクロプログ
ラムＣが選択されてマイクロプログラム実行部１５に出
力される。

よって、これ以降マイクロプログラム実行部１５では制
御記憶１２から読出されたマイクロプログラムＣが実行
される。

このように、プロセッサ１がメインメモリ２上のマイク
ロプログラムＣを制御記憶１２にロードするためのロー
ダプログラムをローダプログラム保持部１１に格納して
おき、このローダプロダラム保持部１１に格納されなロ
ーダプログラムをマイクロプログラム実行部１５で実行
するようにすることによって、メインメモリ２の０番地
に書込まれたマイクロプログラム格納アドレスａおよび
マイクロプログラムレングスｂを読出して、そのマイク
ロプログラム格納アドレスａによって指定されるメイン
メモリ２のアドレスから、マイクロプログラムレングス
ｂによって指定される大きさ分のマイクロプログラムＣ
を制御記憶１２にロードし、制御記憶１２にロードされ
たマイクロプログラムＣの実行アドレスレジスタプする
ことにより該マイクロプログラムＣを実行することがで
きる。

よって、制御記憶１２へのメインメモリ２上のマイクロ
プログラムを複雑な手段を用いることなく、また複雑な
手順を経ることなく、短時間でロードすることができる
。

九肌立夏玉 以上説明したように本発明は、主記憶装置からプロセッ
サの制御記憶にマイクロプログラムをロードするための
ローダプログラムを格納する格納手段と、このローダプ
ログラムを実行する手段とをプロセッサに設けるように
することによって、制御記憶へのマイクロプログラムの
ロードを容易に、かつ短時間で行うことができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施ｍノの構成を示すブロック図、
第２図は第１図のプロセッサを構成要素とするデータ処
理装置の構成を示すブロック図、第３図は第２図のメイ
ンメモリの構成を示す図である。 主要部分の符号の説明 １・・・・・・プロセッサ ２・・・・・・メインメモリ ３・・・・・・診断装置 １１・・・・・・ローダプログラム保持部１２・・・・
・・制御記憶 １４・・・・・・ローダグロダラム 選択フリッグフロッグ １５・・・・・・マイクロプログラム実行部１６・・・
・・・セレクタ

Claims (1)

【特許請求の範囲】
1. （１）マイクロプログラム制御のプロセッサと、主記憶
   装置とを含むデータ処理装置であって、前記主記憶装置
   から前記プロセッサの制御記憶にマイクロプログラムを
   ロードするためのローダプログラムを格納する格納手段
   と、前記格納手段に格納された前記ローダプログラムを
   実行する手段とを前記プロセッサに設けたことを特徴と
   するデータ処理装置。