JPS62197828A - マイクロプログラムのロ−ド確認方式 - Google Patents
マイクロプログラムのロ−ド確認方式Info
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- JPS62197828A JPS62197828A JP3900386A JP3900386A JPS62197828A JP S62197828 A JPS62197828 A JP S62197828A JP 3900386 A JP3900386 A JP 3900386A JP 3900386 A JP3900386 A JP 3900386A JP S62197828 A JPS62197828 A JP S62197828A
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- JP
- Japan
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- microprogram
- program
- unit
- computer system
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプログラムによって制御される内
部装置を持つ計算機システムにおいて。
部装置を持つ計算機システムにおいて。
初期の段階で必要となるマイクロプログラムのロードが
正しく行なわれたかどうかを確認するマイクロプログラ
ムのロード確認方式に関するものである。
正しく行なわれたかどうかを確認するマイクロプログラ
ムのロード確認方式に関するものである。
第３図は従来の計算機システムを示すブロック図、第７
図は従来の計算機システムの動作手順を示すフローチャ
ート図である。
図は従来の計算機システムの動作手順を示すフローチャ
ート図である。
図において、（ハは計算機システムの本体ｃ以下、本体
と称する）であって、その内部装置として中央処理装置
（−）、主記憶装置（３）、主記憶制御装置（弘）。
と称する）であって、その内部装置として中央処理装置
（−）、主記憶装置（３）、主記憶制御装置（弘）。
データ転送制御装［（ｊ＋ 、および入出力１ｕ制御装
置（６）を持っている。なお、中央処理装置（２）を以
下、ＣＰＵと称し、主記憶装置（３）を以下、ＭＭＵと
称し。
置（６）を持っている。なお、中央処理装置（２）を以
下、ＣＰＵと称し、主記憶装置（３）を以下、ＭＭＵと
称し。
これらＣＰＵＴ、２１およびＭＭＵ［、？ｌに接続され
た主記憶制御装置（ダ）を以下ＭＣＵと称し、ＣＰＵｆ
ハおよびＭＣＵ（り）に接続されたデータ転送制御装置
［ｒｌを以下、ＣＨＵと称し、このＣＨＵｆｊ＋に直結
されている入出力制御装置（６）を以下、工○Ｃと称す
る。（ワ）はプログラムが入っている媒体および入出力
デバイスであって。
た主記憶制御装置（ダ）を以下ＭＣＵと称し、ＣＰＵｆ
ハおよびＭＣＵ（り）に接続されたデータ転送制御装置
［ｒｌを以下、ＣＨＵと称し、このＣＨＵｆｊ＋に直結
されている入出力制御装置（６）を以下、工○Ｃと称す
る。（ワ）はプログラムが入っている媒体および入出力
デバイスであって。
以下、プログラムおよび工１０と称され、本体（ハ中の
Ｉ ＯＣ（Ａｌに接続されている。（ざ）は本体（ハに
接続されたサービスプロセッサで、以下、ｓｖｐと称さ
れる。（デ１はこのＢｖＰ（Ｅｌに接続され、各ユニッ
ト用のマイクロプログラムが入っているＳＶＰ（ｇ＋の
外部記憶装置で、以下、ＳＶＰ＠ＤＳＫと称される。（
１０）４ＳＶＰ（Ｋｌに、接続されたオペレータインタ
ーフェイス用のディスプレイおよびキーボード装置で、
以下、ＣＮ８Ｌと称される。（／ｌ）はＣＰＵ（コ）を
機能させるためのマイクロプログラムで、以下、 ＣＰ
Ｕμと称される。（／λ）は同様にＭ ＣＵ（ｆｌのマ
イクロプログラムで、以下、ＭＣＵμと称される。（１
３）も同様にＣＨＤ（ｊｌのマイクロプログラムで、以
下。
Ｉ ＯＣ（Ａｌに接続されている。（ざ）は本体（ハに
接続されたサービスプロセッサで、以下、ｓｖｐと称さ
れる。（デ１はこのＢｖＰ（Ｅｌに接続され、各ユニッ
ト用のマイクロプログラムが入っているＳＶＰ（ｇ＋の
外部記憶装置で、以下、ＳＶＰ＠ＤＳＫと称される。（
１０）４ＳＶＰ（Ｋｌに、接続されたオペレータインタ
ーフェイス用のディスプレイおよびキーボード装置で、
以下、ＣＮ８Ｌと称される。（／ｌ）はＣＰＵ（コ）を
機能させるためのマイクロプログラムで、以下、 ＣＰ
Ｕμと称される。（／λ）は同様にＭ ＣＵ（ｆｌのマ
イクロプログラムで、以下、ＭＣＵμと称される。（１
３）も同様にＣＨＤ（ｊｌのマイクロプログラムで、以
下。
ＣＨＵμと称される。（ハ０は５ＶＰ（ざ）にこれ自体
のマイクロプログラムをロードするための不揮発性のプ
ログラムで、以下、ＲＯＭと称される。（１ｇ）ｉ８Ｖ
Ｐｌｆｆｌのマイクロプログラムで、以下、ｓｖｐμと
称される。（／６）はプログラムおよびＩ ／ Ｏ（７
１からロードされ、ＣＰＵ（りによって実行されるプロ
グラムである。
のマイクロプログラムをロードするための不揮発性のプ
ログラムで、以下、ＲＯＭと称される。（１ｇ）ｉ８Ｖ
Ｐｌｆｆｌのマイクロプログラムで、以下、ｓｖｐμと
称される。（／６）はプログラムおよびＩ ／ Ｏ（７
１からロードされ、ＣＰＵ（りによって実行されるプロ
グラムである。
従来の計算機システムは上述したように構成されており
、まず計算機システムに電源が投入されろが、その時点
では本体（１）の各ユニット［ＣＰＵ（，２１゜Ｍ Ｃ
Ｕ（９１、ＣＨＵ（ｔｌなど〕にそれぞれのマイクロプ
ログラムがまだロードされていない。Ｓ Ｖ ｐ（ｒｌ
のＲＯＭ（ハ・に予め書き込まれていたプートストラッ
ププログラムが実行され、５ＶＰ−ＤＳＫ（ｑｌよりＳ
Ｖ Ｐ（Ａ’１のＳｖＰμ（１５）が初期マイクロプ
ログラムロード（ＩＭＰＬ）され、その後５ＶＰ（ｆｌ
の通常の動作が開始される〔第グ図のステップ（１７ａ
）〕。続いて、各サブシステムの初期マイクロプログラ
ムロード（ＩＭＰＬ）が行なわれる。ｔず５ｖｐ（ｙ）
はＳ Ｖ Ｐ −ａ８Ｋ（９）より各ユニットのマイク
ロプログラムをある単位で読み出し〔第グ図のステップ
（／７ｂ〕〕、該当のユニットの所定の場所ヘロードさ
れる〔第９図のステップ（／７Ｃ））。全ユニットのマ
イクロプログラムのロードが終るまでこのループ（／？
ｂ）−（／りｃ）−（／７ａ）を繰り返す。この様忙し
て、初期マイクロプログラムロードｒＩＭＰＬ）が終了
する（ステップ／７ｄ）と１次にこのＩＭＰＬにより正
しくマイクロプログラムが各ユニットに格納されたかど
うかをチェックするためにロードチェラクチス） （Ｌ
ＣＴ）が開始される。５ＶＰ（ざ）はまず各二ニットか
ら一旦格納されたマイクロプログラムを３ Ｖ Ｐ（ｆ
ｆ＋へ読み出す〔第弘図のステップ（ｉｑｅ）１゜さら
にそれに該当する部分を５ＶＰ−ＤＳＫ（９１のもとも
とのデータから読み出すＣＭｑ図のステップ（／７ｆ）
〕。書き込むべきデータと、実際に書き込んでもう一度
読み出したデータとを比較する〔第参図のステップ（１
７ｇ）１゜これを各ユニットの全マイクロプログラムに
ついて実行する〔第９図のステップ（／りｅ）−（／り
夕’）−（１７ｇ）−（／７ｈ）１゜〔発明が解決しよ
うとする問題点〕 従来のマイクロプログラムのロード確認方式では、ｓｖ
ｐが５ＶＰ−ＤＳＫから７度に読み出すことのできるデ
ータ量は比較的小さく、′また通常は各ユニットにロー
ドされるマイクロプログラム量がかなり大きいので、初
期プログラムロード（ＩＭＰＬ）が正しく行なわれたこ
とをチェックするのにかなりの時間を要するという問題
点があった。
、まず計算機システムに電源が投入されろが、その時点
では本体（１）の各ユニット［ＣＰＵ（，２１゜Ｍ Ｃ
Ｕ（９１、ＣＨＵ（ｔｌなど〕にそれぞれのマイクロプ
ログラムがまだロードされていない。Ｓ Ｖ ｐ（ｒｌ
のＲＯＭ（ハ・に予め書き込まれていたプートストラッ
ププログラムが実行され、５ＶＰ−ＤＳＫ（ｑｌよりＳ
Ｖ Ｐ（Ａ’１のＳｖＰμ（１５）が初期マイクロプ
ログラムロード（ＩＭＰＬ）され、その後５ＶＰ（ｆｌ
の通常の動作が開始される〔第グ図のステップ（１７ａ
）〕。続いて、各サブシステムの初期マイクロプログラ
ムロード（ＩＭＰＬ）が行なわれる。ｔず５ｖｐ（ｙ）
はＳ Ｖ Ｐ −ａ８Ｋ（９）より各ユニットのマイク
ロプログラムをある単位で読み出し〔第グ図のステップ
（／７ｂ〕〕、該当のユニットの所定の場所ヘロードさ
れる〔第９図のステップ（／７Ｃ））。全ユニットのマ
イクロプログラムのロードが終るまでこのループ（／？
ｂ）−（／りｃ）−（／７ａ）を繰り返す。この様忙し
て、初期マイクロプログラムロードｒＩＭＰＬ）が終了
する（ステップ／７ｄ）と１次にこのＩＭＰＬにより正
しくマイクロプログラムが各ユニットに格納されたかど
うかをチェックするためにロードチェラクチス） （Ｌ
ＣＴ）が開始される。５ＶＰ（ざ）はまず各二ニットか
ら一旦格納されたマイクロプログラムを３ Ｖ Ｐ（ｆ
ｆ＋へ読み出す〔第弘図のステップ（ｉｑｅ）１゜さら
にそれに該当する部分を５ＶＰ−ＤＳＫ（９１のもとも
とのデータから読み出すＣＭｑ図のステップ（／７ｆ）
〕。書き込むべきデータと、実際に書き込んでもう一度
読み出したデータとを比較する〔第参図のステップ（１
７ｇ）１゜これを各ユニットの全マイクロプログラムに
ついて実行する〔第９図のステップ（／りｅ）−（／り
夕’）−（１７ｇ）−（／７ｈ）１゜〔発明が解決しよ
うとする問題点〕 従来のマイクロプログラムのロード確認方式では、ｓｖ
ｐが５ＶＰ−ＤＳＫから７度に読み出すことのできるデ
ータ量は比較的小さく、′また通常は各ユニットにロー
ドされるマイクロプログラム量がかなり大きいので、初
期プログラムロード（ＩＭＰＬ）が正しく行なわれたこ
とをチェックするのにかなりの時間を要するという問題
点があった。
この発明は上記のような問題点を解決するためになされ
たもので、マイクロプログラムが正常にロードされたか
どうかのテストを高速で実行でき、使用者の無駄な待ち
時間を無くすことを目的とする。
たもので、マイクロプログラムが正常にロードされたか
どうかのテストを高速で実行でき、使用者の無駄な待ち
時間を無くすことを目的とする。
この発明にかかるマイクロプログラムのロード確認方式
は、本体（ハの各ユニットのマイクロプログラムを読み
出すためのＣＰＵで実行される命令と、それを実行する
ハードウェアとを本体に追加するとともに、初期マイク
ロプログラムロー）’ （ＩＭＰＬ）直後のＳｖＰから
のロードチェラクチス） （ＬＣＴ）を最小限にとどめ
、一旦計算機システムを動作させ１本体のＩｌｏよりプ
ログラムをＭＭＵヘロードし、そのプログラムを実行し
てＬＣＴを行なうようにしたものである。
は、本体（ハの各ユニットのマイクロプログラムを読み
出すためのＣＰＵで実行される命令と、それを実行する
ハードウェアとを本体に追加するとともに、初期マイク
ロプログラムロー）’ （ＩＭＰＬ）直後のＳｖＰから
のロードチェラクチス） （ＬＣＴ）を最小限にとどめ
、一旦計算機システムを動作させ１本体のＩｌｏよりプ
ログラムをＭＭＵヘロードし、そのプログラムを実行し
てＬＣＴを行なうようにしたものである。
この発明においては、ＩＭＰＬ後、ＳＶＰからの簡単な
テストで保証された、本体の部分を使い、工／′０よｉ
）ＭＭＵにロードされたプログラムによって実施され、
高速にテストが可能になる。
テストで保証された、本体の部分を使い、工／′０よｉ
）ＭＭＵにロードされたプログラムによって実施され、
高速にテストが可能になる。
以下、この発明の一実施例を第１図および第２図につい
て説明する、第１図はこの発明の一実施例によるマイク
ロプログラムロード確認テストを実行する計算機システ
ムのブロック図、第２図はこの発明を実施する手順を示
すフローチャート図である。
て説明する、第１図はこの発明の一実施例によるマイク
ロプログラムロード確認テストを実行する計算機システ
ムのブロック図、第２図はこの発明を実施する手順を示
すフローチャート図である。
図において、（ｓｌ）は各ユニットにロードされている
マイクロプログラムを読み出すためのハードウェアで、
以下、ＭＰＲＵと称される。なお、第３図と同一符号は
同−又は相当部分を示していて、上述したのでその説明
を省略する。
マイクロプログラムを読み出すためのハードウェアで、
以下、ＭＰＲＵと称される。なお、第３図と同一符号は
同−又は相当部分を示していて、上述したのでその説明
を省略する。
まず、計算機システムに電源が投入されるとＳ Ｖ Ｐ
（ｆｆｌのＲＯＭ（／μ）にあるブートストラッププロ
グラムが起動され、 ５ＶＰ（ｆｆｌのＳＶＰμ（／ｊ
）が５ｖｐ−Ｄ Ｓ Ｋｆｑ＋からロードされる〔第一
図のステップ（１７ａ）１゜続いて本体（／Ａ）の各ユ
ニットに対するＩＭＰＬが行なわれる〔第２図のステッ
プ（ｉｑｂ）、（／７Ｃ）。
（ｆｆｌのＲＯＭ（／μ）にあるブートストラッププロ
グラムが起動され、 ５ＶＰ（ｆｆｌのＳＶＰμ（／ｊ
）が５ｖｐ−Ｄ Ｓ Ｋｆｑ＋からロードされる〔第一
図のステップ（１７ａ）１゜続いて本体（／Ａ）の各ユ
ニットに対するＩＭＰＬが行なわれる〔第２図のステッ
プ（ｉｑｂ）、（／７Ｃ）。
（／７ｄ）〕。次に、プログラムをプログラムおよびＩ
／ Ｏ（７１からＭＭＵ＋、７１にロードするために
必要なマイクロプログラムに対するＬＣＴを従来のＬＣ
Ｔと同じ方法で３ｖｐ（ざ）が実施する〔第一図のステ
ップ（２２ａ））。その後初期プログラムロード（ＩＰ
Ｌ）が実施され〔第二図のステップ（２２ｂ〕〕、ＬＣ
Ｔ用のプログラム（／６）がＭ Ｍ Ｕ（，７１ヘロー
ドされる。計算機システムはそのプログラム（／６）の
実行を開始させる。
／ Ｏ（７１からＭＭＵ＋、７１にロードするために
必要なマイクロプログラムに対するＬＣＴを従来のＬＣ
Ｔと同じ方法で３ｖｐ（ざ）が実施する〔第一図のステ
ップ（２２ａ））。その後初期プログラムロード（ＩＰ
Ｌ）が実施され〔第二図のステップ（２２ｂ〕〕、ＬＣ
Ｔ用のプログラム（／６）がＭ Ｍ Ｕ（，７１ヘロー
ドされる。計算機システムはそのプログラム（／６）の
実行を開始させる。
ＬＣＴプログラム（／６）では各ユニットのマイクロプ
ログラムをＭＰＲＵ（，２／）を使って読み出す命令を
実行し、読み出したデータとＬＣＴプログラム（１６）
で持っている期待値とを比較する。これを３ Ｖ Ｐ（
７１でＬＣ’Ｔをした以外の全マイクロプログラムに対
して行い〔第２図のステップ（２２ｃ））、エラーが無
ければ〔第一図のステップ（２コｄ）〕終了する。エラ
ーが発見されるとＤＩＡＧ命令などで５ＶＰ（ｆｆｌＫ
連絡し、５ＶＰ（ざ）はりカバリを行う〔第２図のステ
ップ（２コｅ）１゜ なお、上記実施例では、ＭＰＲＵという各二ニットとは
独立した装置を示したが、この機能を夫々のユニットの
中に分割して持ってもよい。また、本体のユニットの種
類およびマイクロプログラムの種類や個数も、特に限定
されるものではない。
ログラムをＭＰＲＵ（，２／）を使って読み出す命令を
実行し、読み出したデータとＬＣＴプログラム（１６）
で持っている期待値とを比較する。これを３ Ｖ Ｐ（
７１でＬＣ’Ｔをした以外の全マイクロプログラムに対
して行い〔第２図のステップ（２２ｃ））、エラーが無
ければ〔第一図のステップ（２コｄ）〕終了する。エラ
ーが発見されるとＤＩＡＧ命令などで５ＶＰ（ｆｆｌＫ
連絡し、５ＶＰ（ざ）はりカバリを行う〔第２図のステ
ップ（２コｅ）１゜ なお、上記実施例では、ＭＰＲＵという各二ニットとは
独立した装置を示したが、この機能を夫々のユニットの
中に分割して持ってもよい。また、本体のユニットの種
類およびマイクロプログラムの種類や個数も、特に限定
されるものではない。
以上に説明したように、この発明のマイクロプログラム
のロード確認方式は、マイクロプログラムの正常なロー
ドを主記憶装置内のプログラム・で確認するようにした
ので、ＬＣＴ時にＳＶＰがいちいち５ＶＰ−ＤＳＫから
データを読み出すという時間のかかる処理を不要にし、
ひいてはＬＣＴに要する時間を短縮できる効果がある。
のロード確認方式は、マイクロプログラムの正常なロー
ドを主記憶装置内のプログラム・で確認するようにした
ので、ＬＣＴ時にＳＶＰがいちいち５ＶＰ−ＤＳＫから
データを読み出すという時間のかかる処理を不要にし、
ひいてはＬＣＴに要する時間を短縮できる効果がある。
第１図はこの発明の一実施例によるマイクロプログラム
ロード確認テストを実行する計算機システムのブロック
図、第２図はその手順を示すフローチャート図、第３図
は従来の計算機システムの構成図、第弘図は従来の手順
を示すフローチャート図である。 図に２いて、 （／Ａ）・・本体、（コ）・・ＣＰＵ、ｆ、？１・−Ｍ
ＭＵ、陣）−−ＭＣＵ、 （、！ｉｌ −−ＣＨＵ、（
６１ａ 会ＩＯＣ，＋７１ ＠ −プログラムおよびＩ
ｌｏ、（ｆｌ−＠ＳＶＰ、（９１−−８ＶＰ −ＤＳＫ
、（１０）−−ＣＮ５Ｌ、（／／）−−ＣＰＵμ。 （／コ）・ −ＭＭＵμ、（１３）・・ＣＨＵμ、（／
弘）・・ＲＯＭ、（／り＊ ＠ ＳＶＰμ、（＃）−−
プログラムである。 なお１図中、同一符号は、同−又は相当部分を示す。 代理人 曾 我 道 照、５１、・懲１図 ５ＶＰ−ＤＳＫ ６２図 ＰＰ）３図 ５ＶＰ−ＤＳＫ ？？’＋４図
ロード確認テストを実行する計算機システムのブロック
図、第２図はその手順を示すフローチャート図、第３図
は従来の計算機システムの構成図、第弘図は従来の手順
を示すフローチャート図である。 図に２いて、 （／Ａ）・・本体、（コ）・・ＣＰＵ、ｆ、？１・−Ｍ
ＭＵ、陣）−−ＭＣＵ、 （、！ｉｌ −−ＣＨＵ、（
６１ａ 会ＩＯＣ，＋７１ ＠ −プログラムおよびＩ
ｌｏ、（ｆｌ−＠ＳＶＰ、（９１−−８ＶＰ −ＤＳＫ
、（１０）−−ＣＮ５Ｌ、（／／）−−ＣＰＵμ。 （／コ）・ −ＭＭＵμ、（１３）・・ＣＨＵμ、（／
弘）・・ＲＯＭ、（／り＊ ＠ ＳＶＰμ、（＃）−−
プログラムである。 なお１図中、同一符号は、同−又は相当部分を示す。 代理人 曾 我 道 照、５１、・懲１図 ５ＶＰ−ＤＳＫ ６２図 ＰＰ）３図 ５ＶＰ−ＤＳＫ ？？’＋４図
Claims (2)
- （１）計算機システムの本体内の各ユニットの制御用マ
イクロプログラムがサービスプロセッサによつてロード
される計算機システムにおいて、前記マイクロプログラ
ムが正常にロードされていることを、前記各ユニットの
１つである主記憶装置内に在りかつ前記各ユニットの他
の１つである中央処理装置によつて実行されるプログラ
ムにより、確認するマイクロプログラムのロード確認方
式。 - （２）制御用マイクロプログラムを、主記憶装置内に在
るプログラム中に書かれた命令によつて前記主記憶装置
へ読み出すことのできる手段を持つことを特徴とする特
許請求の範囲第１項記載のマイクロプログラムのロード
確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3900386A JPS62197828A (ja) | 1986-02-26 | 1986-02-26 | マイクロプログラムのロ−ド確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3900386A JPS62197828A (ja) | 1986-02-26 | 1986-02-26 | マイクロプログラムのロ−ド確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62197828A true JPS62197828A (ja) | 1987-09-01 |
Family
ID=12540943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3900386A Pending JPS62197828A (ja) | 1986-02-26 | 1986-02-26 | マイクロプログラムのロ−ド確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488434A (ja) * | 1990-07-25 | 1992-03-23 | Nec Corp | データ処理装置 |
-
1986
- 1986-02-26 JP JP3900386A patent/JPS62197828A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488434A (ja) * | 1990-07-25 | 1992-03-23 | Nec Corp | データ処理装置 |
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