JPH0287238A - 情報処理装置 - Google Patents

情報処理装置

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Publication number
JPH0287238A
JPH0287238A JP63239172A JP23917288A JPH0287238A JP H0287238 A JPH0287238 A JP H0287238A JP 63239172 A JP63239172 A JP 63239172A JP 23917288 A JP23917288 A JP 23917288A JP H0287238 A JPH0287238 A JP H0287238A
Authority
JP
Japan
Prior art keywords
central processing
processing unit
stop
address
system bus
Prior art date
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Pending
Application number
JP63239172A
Other languages
English (en)
Inventor
Kenji Yamada
賢治 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63239172A priority Critical patent/JPH0287238A/ja
Publication of JPH0287238A publication Critical patent/JPH0287238A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、情報処理装置に関し、特に複数の中央処理装
置を有するシステムに適用して好適な情報処理装置に関
する。
(従来の技術) 一般に、単一の中央処理装置を有するシステムにおいて
装置のデバッグを行う場合、アドレスストップ等の方法
によって動作中の中央処理装置を停止させることが可能
である。従って、中央処理装置を一個しか持たない情報
処理装置においては、システムデバッグ等のために中央
処理装置を一時的に停止させ、その後その状態から再び
システムを作動させることが可能である。
これに対して、複数の中央処理装置を有するシステムに
おいては、全ての中央処理装置を同時に停止卜させるこ
とができず、そのため、システムデバッグのために情報
処理装置を全て停止させるような場合は、オペレータが
サービスプロセッサ等を介して他の中央処理装置を停止
させている。
(発明が解決しようとする課題) 従来の情報処理装置は以上のように構成されているので
、複数の中央処理装置をシステムに組み込んだ場合、あ
る中央処理装置の動作停止を条件にして他の中央処理装
置をほぼ同時に一時的に停止させ、条件解除後は同時に
動作させるというように運用することができないという
問題がある。
本発明は、上記に鑑みてなされたもので、その目的は、
複数の中央処理装置を有するシステムにおいて、ある中
央処理装置のアドレスストップ状態を他の中央処理装置
に伝達して全ての中央処理装置を一時的に停止させ、更
にその後は全ての中央処理装置を動作立ち上げさせるこ
とが可能な情報処理装置を提供することにある。
〔発明の構成〕
(課題を解決するだめの手段) 本発明の情報処理装置は、中央処理装置の予め設定され
たストップアドレスと現在実行中のアドレスの次のステ
ップのアドレスとを比較して前記中央処理装置のストッ
プ条件を検出する条件検出手段と、他の中央処理装置と
の双方向通信を行うシステムバスを制御する通信制御手
段と、前記条件検出手段で検出したストップ条件を前記
通信制御手段を介してシステムバスに送出する手段と、
前記条件検出手段からのストップ条件出力または前記シ
ステムバスから前記通信制御手段を介して受信したスト
ップ条件に基づいて前記中央処理装置の実行を停止させ
る手段と、を備えるものとして構成される。
(作 用) システムバスを通じて複数の中央処理装置を連結し、中
央処理装置の実行を停止トさせる手段に、自己の条件検
出手段からのストップ条件および他の中央処理装置のス
トップ条件を入力させ、いずれかの中央処理装置で発生
したストップ条件ですべての中央処理装置を同時に停止
させるようにしている。
(実施例) 以下、図面を参照しながら本発明の詳細な説明する。
第1図は本発明の一実施例に係る情報処理装置のブロッ
ク図である。同図において示すように、中央処理装置1
0はシステムバス30に複数個が接続され、信号送受制
御部60からこのシステムバス30を通じて双方向に6
柾の信号をやり取りできるようになっている。ストップ
アドレスレジスタ21にはシステムデバッグ等のために
中央処理装置10のストップアドレスが予め設定される
一方、アドレスレジスタ22は現在中央処理装置10で
実行中のマイクロステップに続く次のマイクロステップ
のマイクロアドレスを保持するものである。比較器23
はストップレジスタ21の出力アドレスとアドレスレジ
スタ22の出力アドレスとを比較して、両者が一致した
場合にアドレスの一致を示す信号EQを出力する。クロ
ック同期回路40は、システムバス30に接続された図
示しない他の中央処理装置からのアドレス一致を示す信
号EQ’ を命令実行うロックに同期させ、信号XEQ
を送出する。命令実行うロック制御部50は複数の命令
実行うロック禁止条件信号を入力され、これらの複数の
禁止条件のなかで1つでも成立するものがあった場合は
命令実行うロック許可信号ENを出力せず、一方複数の
禁止条件がいずれも成立しない場合は命令実行うロック
許可信号ENを出力する。なお、信号送受制御部6゜は
ストップアドレス検出部20からの出力である信号EQ
をシステムバス30に出力し、システムバス30からの
入力はクロック同期回路40に出力する。
第2図は第1図に示したような中央処理装置10をシス
テムバス30に2系統接続した場合の構成を示すシステ
ム図である。システムバス3゜にはストップアドレス検
出部120、クロック同期回路140及び命令実行うロ
ック制御部150等を有する中央処理装置110が接続
される。
以上のような構成において、次にその作用を説明する。
第1図のストップアドレスレジスタ21には図示しない
サービスプロセッサ等によって予め中央処理装置10の
ストップアドレスが設定される。
一方、アドレスレジスタ22には、常に、現在、中央処
理装置10で実行中のマイクロステップに続く次のステ
ップのマイクロアドレスが格納される。比較器23はス
トップレジスタ21の出力とアドレスレジスタ22の出
力を比較して、両者が一致し且つアドレスストップが許
可されている場合に、一致を示す信号EQを出力する。
この信号EQは命令実行うロック制御部50及び信号送
受制御部60に出力される。命令実行うロック制御部5
0はこの信号EQの入力によって命令実行うロック許可
信号ENの出力を停止するので、この中央処理装置10
におけるマイクロ命令の実行は禁止される。一方、信号
送受制御部60は信号EQをシステムバス30を通じて
他の中央処理装置110に供給する。
これに対して、システムバス30に接続される他の中央
処理装置110が停止した場合、システムバス30には
他の中央処理装置110の停止を示す信号EQが送出さ
れており、この信号EQは信号送受制御部60によって
受信される。システムバス30から入力されるこの信号
EQ’ はクロック同期回路40に入力されるが、クロ
ック同期回路40は他の中央処理装置110からの信号
EQ’ を命令実行うロックに同期させ信号XEQとし
て出力する。この信号XEQは命令実行うロック制御部
50に供給され、命令実行うロック許可信号ENの出力
が禁止され、このためこの中央処理装置10のマイクロ
命令の実行は禁止される。
信号EQまたは信号XEQが出力されている間はマイク
ロ命令の実行が禁止されるが、これらの信号の出力が停
止し且つ他の禁止条件が不成立ならばマイクロ命令の実
行は許可される。
以上のような動作を通じて、自己の中央処理装置10の
ストップアドレス検出部20でマイクロ命令の実行が禁
止されるような条件が検出された場合、命令実行うロッ
ク制御部5oを通じて自己の中央処理装置10のマイク
ロ命令の実行を禁止すると共に信号送受制御部60から
システムバス30を通じて他の中央処理装置110のマ
イクロ命令の実行を禁止させ、逆にシステムバス30か
ら信号送受制御部60を通じて他の中央処理装置110
からのマイクロ命令の実行禁止を受信した場合はクロッ
ク同期回路40から命令実行うロック制御部50を通じ
て自己の中央処理装置10のマイクロ命令の実行を禁止
する。
なお、上記実施例ではシステムバスに2系統の中央処理
装置が接続される場合を例示したが、本発明の実施はこ
れに限定されるものではなく、3系統以上の中央処理装
置の接続されるシステムにおいても同様に適用できるこ
とはもちろんである。
〔発明の効果〕 以上のように、本発明によれば複数の中央処理装置を有
するシステムにおいて、システムデバッグ等のためにシ
ステムの停止を行わせる場合、1個の中央処理装置の停
止の条件を双方向の停止信号のやり取りを通じて中央処
理装置に伝え、すべての中央処理装置をほぼ同時に停止
させ、一方すべての中央処理装置を条件解除後も同時に
再起動させることができる。
【図面の簡単な説明】
第1図は本発明の一実施例に係る情報処理装置のブロッ
ク図、第2図は第1図の情報処理装置を2系統接続した
場合の説明図である。 10.110・・・中央処理装置、20,120・・・
ストップアドレス検出部、21・・・ストップレジスタ
、22・・・アドレスレジスタ、23・・・比較器、3
0・・・システムバス、40,140・・・クロック同
期回路、50,150・・・命令実行うロック制御部、
60・・・信号送受制御部。 出願人代理人  佐  藤  −雄

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置の予め設定されたストップアドレスと現在
    実行中のアドレスの次のステップのアドレスとを比較し
    て前記中央処理装置のストップ条件を検出する条件検出
    手段と、他の中央処理装置との双方向通信を行うシステ
    ムバスを制御する通信制御手段と、前記条件検出手段で
    検出したストップ条件を前記通信制御手段を介してシス
    テムバスに送出する手段と、前記条件検出手段からのス
    トップ条件出力または前記システムバスから前記通信制
    御手段を介して受信したストップ条件に基づいて前記中
    央処理装置の実行を停止させる手段と、を備えることを
    特徴とする情報処理装置。
JP63239172A 1988-09-24 1988-09-24 情報処理装置 Pending JPH0287238A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63239172A JPH0287238A (ja) 1988-09-24 1988-09-24 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63239172A JPH0287238A (ja) 1988-09-24 1988-09-24 情報処理装置

Publications (1)

Publication Number Publication Date
JPH0287238A true JPH0287238A (ja) 1990-03-28

Family

ID=17040796

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Application Number Title Priority Date Filing Date
JP63239172A Pending JPH0287238A (ja) 1988-09-24 1988-09-24 情報処理装置

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