JPH028751A - 半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、端子配列の異なる半導体集積回路、殊にウェ
ハ状態での半導体集積回路とパッケージ状態での半導体
集積回路との共用化試験装置として用いて好適な半導体
集積回路試験装置に関するものである。

〔従来の技術〕

従来より、この種の試験装置として、ＩＣテスタやＬＳ
Ｉテスタと呼ばれる半導体集積回路試験装置がある。例
えば、ＩＣテスタでは、多数ピン（例えば２５６ビン）
のＩＣに対しその電気的特性試験を可能とすべく、多数
の試験信号生成回路、出力判定回路、電源回路等を備え
ている。すなわち、ＩＣの入力端子への供給用試験信号
を生成する試験信号生成回路、ＩＣの出力端子に現れる
応答信号の良否判定を行うための出力判定回路、ＩＣの
電源端子への供給用電源を生成する電源回路、これら試
験信号生成回路、出力判定回路、電源回路のそれぞれに
制御信号及びデータを伝達する制御回路等を備え、ＩＣ
の入力端子への差し込み接続部に試験信号生成回路の１
つを選択的に接続し、Ｉｃの出力端子への差し込み接続
部に出力判定回路の１つを選択的に、接続し、ＩＣの電
源端子への差し込み接続部に電源回路の１つを選択的に
接続して、これら差し込み接続部に対する試験信号生成
回路、出力判定回路、電源回路の接続組み合わせに応じ
て記述された試験用のプログラムに基づき制御回路を作
動せしめ、上記差し込み接続部を介してセットされるＩ
Ｃに対し所望の試験条件を設定し、その電気的特性試験
を行う。

一般に、ＩＣ製造工程中の電気的特性試験は、ウェハ工
程完了状態（ウェハ状態）とパッケージ状態との両状態
について行われる。すなわち、まずウェハ上に構築され
た回路チップ群に対しそのチップ毎に良品選別を行い、
ウエノ１を切断して得られるペアチップのうち良好品の
みを封入してパッケージ状態となし、このパッケージ状
態（パッケージＩＣ）について最終試験を行う。バ・ソ
ケーンＩＣに対しては、そのパッケージＩＣの入出力端
子を直接ＩＣテスタの接続部へ接触させて実験を行うが
、ウェハ上の回路チップ群に対しては、その接続部に対
し電気的接続を図ったウエノ１ブローバの接触針を介し
て行う。すなわち、ウニ／”ｔプローバの接触針を回路
チップの入出力端子に接触させることにより、回路チッ
プに対し所望の試験条件を設定し、パッケージＩＣと同
様の電気的特性試験を行う。

第３図（ａ）および（ｂ）は、従来より採用されている
ＩＣテスタのテストヘッド部の概略構成を示す平面図お
よびその正面断面図である。テストヘット部１の上面部
１−２に設けられたテストヘット面１−１に被試験半導
体集積回路としてのバ・ソケージＩＣをセットすること
により、そのセ・ソトしたパッケージＩＣに対する電気
的特性試験を可能とする。同図に示したｔＣテスタは、
６ピンのパッケージＩｃ（例えば、第４図にその平面を
示したセラミックチップキャリア２）に対してその電気
的特性試験を可能とするもので、そのテストヘット面１
　に形成された窪み段部１　　に、そ−１−１ａ の入出力端子の形成部を下側としてセラミ・ソクチ。

ツブキャリア２を落とし込んでセットする。すなわち、
窪み段部１　　の内側面部に露出して設けｌａ られた接続部１　〜１−１６に、セラミ・ツクチ・ソブ
キャリア２の入出力端子としての側方電極面２−１〜２
−６を落とし込んで接するものとなしく第５図）、セラ
ミックチップキャリア２の上面部より覆い被せるように
してカバー３を配置する。

テストヘッド部１には、試験信号生成回路、出力判定回
路、電源回路等の試験用回路を分割構築してなる回路ボ
ードが多数内装されており、これら回路ボードと接続部
１　〜１　　との接続組−ｔｉ　　　−ｔｅ み合わせか、所望とする各回路群の中から最短距離とす
る回路ボードを選び出すことにより定められている。こ
の場合、接続部１−．１．、、に対して試験信号生成回
路ボード１．１３を、接続［ 部１−　”−１５に対して出力判定回路ボード０６．０
　を、接続部１−１６に対して電源回路ボ−ドＶ４を選
択し接続している。

第６図はセラミックチップキャリア２に封入する前のウ
ェハ状態での回路チップ（第７図に示す２１）に対し、
その電気的特性試験を可能とするウエハブローバ４への
テストヘッド部１の装着法を示し、ウエハブローバ４の
上面４．ヘテストへラド部１の上面部１−２を覆い被せ
るようにして密着させ、その接続部１　〜１−１６とウ
ェハプロ一ハ４における図示省略した接触針との電気的
接続を図るものである。すなわち、ＩＣの動作速度か速
くするにつれ高速パルスを扱うようになり、このため試
験時の信号伝播経路を可能な限り短くすることが要求さ
れ、ウエハブローバ４の上面４　ヘテストヘッド部１の
上面部１−２を覆い被せ−す るように密着することによって、ＩＣテスタにおける各
回路ボードとウェハ上の回路チップ２１の各端子との間
の信号伝播経路の短縮化を促進する。

ここで、テストヘッド部１のテストヘッド面１１へ直接
セットされるセラミックチップキャリア２とウェハプロ
ーバ４を介して間接的にセットされる回路チップ２１と
について、その接続部１−〜１−１６に対する端子配列
を観察してみる。

Ｌ 回路チップ２１は、第７図に示されたように、そのデー
タ（、Ｄ　）端子２１　　クロック（ＣＬＫ）−１ゝ 端子２１　　接地（ＧＮＤ）端子２１　　　Ｑ端子−２
１−３ゝ ２１　　　Ｑ端子２１　　電源端子２１−６としての一
４ゝ　　　　　　　　　　−５ゝ 各電極面を上にしてセラミックチップキャリア２のマウ
ント部へ配置され、端子２１〜２１−６がセラミックチ
ップキャリア２の端子２−１〜２−６へ接続される。つ
まり、セラミックチップキャリア２をテストヘッド面ｌ
−１へ直接セットした場合には、回路チップ２１の端子
２１〜２１−６がそのｌ 接続部１−〜１−１６へ接続されることになる。

しかし、回路チップ２１をウエハブローバ４を介して間
接的にセットした場合には、丁度回路チップ２１がテス
トヘッド面１−１に対して裏返された恰好となり、その
端子２１〜２１−６が接続部１−〜１　　へ接続される
ものとなる。すなわ１Ｇ　　　　　　−Ｉｔ ち、セラミックチップキャリア２と回路チップ２１とは
、Ｄ形フリップフロップとしてその機能（設定試験条件
）は同一であるが、試験を行う際のテストヘッド面１　
における接続部１−ｔｔ〜１　　に対する端子配列が異
なり、互いに鏡面対称となる。

〔発明が解決しようとする課題〕

このため従来においては、ウェハ状態での回路チップ２
１に対して試験を行う場合には、テストヘッド部１にお
いてその接続部１−１１〜１−１６に対する試験信号生
成回路ボード、出力判定回路ボードおよび電源回路ボー
ドの接続組み合わせを異ならせて対処している。しかし
、接続部１−１□〜１−１６に対する接続回路ボードの
単なる組み合わせの変更では、その配線がテストヘッド
部１の内部において複数となったり長くなったりし、信
号伝播経路を短縮するという初期の目的に反するものと
なる。そこで、ウェハ状態での回路チップ２１に対して
試験を行う場合には、所望とする回路ボード群の中から
各接続部に対しその配線距離が最短となる回路ボードの
再選択を行うものとしており、この接続組み合わせに応
じて新たなる試験用プログラムを記述して対応するもの
としている。本例にあっては、接続部１　　へ電源ボー
ト■　を、接続部１　　および１−１３へ出力判定回！
　　　　　　　　　　　　　−１２ 路ボードＯおよびＯを、接続部１−　および１−１６へ
試験信号生成回路ボードＩ６および■８を接続する。

すなわち、従来においては、ウェハ状態とパッケージ状
態とで２種類の同様な試験用プログラムが存在するもの
となり、これら試験用プログラムの各々について並行し
てバージョンアップ等の保守管理を行ってゆかなければ
ならず、一方については変更したが他方については変更
し忘れた等というプログラム更新上のミスが生じ易いと
いう問題かあった。

また、接続部に対する回路ボードの接続組み合わせを変
更する作業からして非常に面倒なものであり、組み合わ
せ変更時のミス接続の発生の慮れも多分にあった。

〔課題を解決するための手段〕

本発明はこのような課題を解決するためになされたち・
ので、被試験用半導体集積回路をその入出力端子の形成
部を上側としてソケット本体に支承させ、そのソケット
本体の支承する被試験半導体集積回路にソケット蓋を覆
い被せるようになし、そのソケット蓋を介してソケット
本体より被試験半導体集積回路の入出力端子との接続部
を導出させるようにしたものである。

〔作用〕

したかってこの発明によれば、被試験半導体集積回路の
入出力のソケット本体上での接続配列を、その入出力端
子の形成部を下側として直接ソケット本体より導出する
場合の接続配列に対し、鏡面対称とＬることか一可能と
なる。

〔実施例〕

以下、本実施例に係る半導体集積回路試験装置を詳細に
説明する。

第２図（ａ）および（ｂ）は、この試験装置の一実施例
を示すＩＣテスタのテストヘッド部の概略構成を示す平
面図およびその正面断面図である。

同図において、１１．はテストヘッド部１１の上面部１
１−２に設けられたソケット本体、１１−３はこのソケ
ット本体１１−１の上面部略中火に形成された窪み段部
、１１〜１１−６はソケット本体１１−１の上縁部に構
成された差し込み接続部であり、差し込み接続部１１　
〜１１．．．に試験信号生成回路ボードＩ　および■６
が、差し込み接続部１１　　および１１−　に出力判定
回路ボードＯおよび０２が、差し込み接続部１１−１６
に電源回路Ｖ１が接続されている。

このように構成されたＩＣテスタのテストヘッド部１１
を用いて、セラミックチップキャリア２の電気的特性試
験を行う場合には、ソケ・ソト本体１１　の窪み段部１
１−３にその入力端子の形成部を上側としてセラミック
チップキャリア２を落とし込んでセットする。すなわち
、セラミックチップキャリア２を裏返し、その入出力端
子としてその側方電極面２−１〜２−６の形成部を上側
として、ソケット本体１１の窪み段部１１−３にセラミ
ックチップキャリア２をセットする。そして、そのソケ
ット本体１１の窪み段部１１−３内に支承されるセラミ
ックチップキャリア２に覆い被せるようにしてソケット
蓋３１を配置する（第１図）。ソケット蓋３１の内面に
は、セラミックチップキャリア２に覆い被せた状態でそ
の電極面２−１〜２−Ｂに接する接触部３１〜３１−６
が設けられており、この接触部３１〜３１−６の導出用
差し込み接続ｌ ピン３１　〜３１−　を、ソケット本体１１−１の差し
込み接続部１１−１１〜１１−１６に嵌め合わせること
によって、セラミックチップキャリア２の電極面２〜２
　とソケット本体１１−１における差し込み接続部１１
−〜１１−６との相互の接続が図られるものとなる。こ
れにより、セラミックチップキャリア２の電極面２　２
　が差し込−１°　　　−２ み接続部１１　〜１１−１゜を介して試験信号生成回路
ボードＩ　　、Ｉ　　に接続され、電極面２−４゜つ　
が差し込み接続部１　．１−１５を介して出力判定回路
ボード０．０゜に接続され、電極面２　が差し込み接続
部１−１６を介して電源回路ボ一ド■１に接続されるも
のとなる。

一方、ウェハ状態での回路チップ２１に対してその電気
的特性試験を行う場合には、テストヘッド部１１のソケ
ット本体１１−１を直接ウニ／１ブローバの上面へ覆い
被せるようにして密着させ、その差し込み接続部１１　
〜１１−１６とウエノ＼ブ０−バにおける接触針との電
気的接続を図る。

すなわち、ソケット本体１１−１にセラミックチップキ
ャリア２を直接セットした場合、そこに封入された回路
チップ２１のデータ端子２１　　り−１ゝ ロック端子２１　　　Ｑ端子２１　　　Ｑ端子２１−５
、電源端子２１　と回路ボード！、１６，０３゜０２　
、　Ｖ　ｔとの接続が図られるのに対し、ソケット本体
１１−１にウエハブローバを介しウェハ状態での回路チ
ップ２１を間接的にセットした場合にあっても、回路チ
ップ２１のデータ端子２ｊｌ。

クロック端子２１　　　Ｑ端子２１　　　Ｑ端子＝２ゝ
　　　　　−４ゝ ２１　　電源端子２１　と回路ボードＩ、！６５ｌ−６
８ Ｏ、Ｏ、Ｖ　　との接続が図られるものとなり、これに
より同一試験用プログラムを使用して、セラミックチッ
プキャリア２ならびにウェハ状態での回路チップ２１に
対する電気的特性試験を行うことができるものとなる。

なお、テストヘッド部１において一旦差し込み接続部１
１〜１１−６に対する回路ボードの選択接続を行った後
は、その接続組み合わせを変更することなく、セラミッ
クチップキャリア２とウェハ状態での回路チップ２１と
の両状態についてその電気的特性試験を行うことができ
るので、従来に比してその作業上数の簡略化が図られ、
回路ボードの接続組み合わせを変更する際に生ずる慮れ
のあったミス接続も起こり得ないものとなる。

〔発明の効果〕

以上説明したように本発明による半導体集積回路試験装
置によると、被試験半導体集積回路をその入出力端子の
形成部を上側としてソケット本体に支承させ、そのソケ
ット本体の支承する被試験半導体集積回路にソケット蓋
を覆い被せるようになし、そのソケット蓋を介してソケ
ット本体より被試験半導体集積回路の入出力端子との接
続部を導出させるようにしたので、被試験半導体集積回
路の入出力端子のソケット本体上での接続配列を、その
入出力端子の形成部を下側として直接ソケット本体より
導出する場合の接続配列に対し、鏡面対称とすることが
可能となり、これによりウェハ状態とパッケージ状態と
の両状態の半導体集積回路に対し同一試験用のプログラ
ムを使用してその電気的特性試験を行うことができるも
のとなり、従来に比してその試験用プログラムの保守管
理が容易となり、またプログラム更新上のミスも生じな
くなる等数多くの優れた効果を奏する。

【図面の簡単な説明】

第１図は、本発明に係る半導体集積回路試験装置の一実
施例を示すＩＣテスタのテストヘッド部にセラミックチ
ップキャリアをセットした状態を示す正面断面図、第２
図（ａ）および（ｂ）は、このＩＣテスタのテストヘッ
ド部の概略構成を示す平面図およびその正面断面図、第
３図（ａ）および（ｂ）は、従来より採用されているＩ
Ｃテスタのテストヘッド部の概略構成を示す平面図およ
びその正面断面図、第４図は、このＩＣテスタを用いて
その電気的特性試験を行うセラミックチップキャリアの
平面図、第５図は、このセラミックチップキャリアを第
３図に示した従来のＩＣテスタのテストヘッド部ヘセッ
トした状態を示す正面断面図、第６図は、このＩＣテス
タのテストヘッド部のウエハブローバへの装着法を示す
図、第７図は、そのウェハブローバを介してその電気的
特性試験を行う回路チップを示す平面図である。 ２・・・セラミックチップキャリア、２−１〜２−６・
・・電極面（入出力端子）、１１・・・テストヘッド部
、１１　・・・ソケット本体、１１−３・・・窪み段部
、１１　〜１１．６・・・差し込み接続部、３１・・・
ソケラト蓋、３１〜３１　・・・接触部、３１−１□〜
−ｔ　　　　　　　−ｅ ３１−　・・・差し込み接続ピン、Ｉ　　、Ｉｇ・・・
試験１６　　　　　　　　　　　　　　　　　　　　　
　ｅ信号生成回路ボード、０　、Ｏ・・・出力判定回路
ボード、ｖｌ・・・ｒ３源回路ボード。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也実施例のイ史用憇様 第１図 （ｂｌ イ星来技術 第３図 （ａ） （ｂ） 実苑例 帛２図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 被試験半導体集積回路の入力端子の形成部を上側として
   支承するソケット本体と、そのソケット本体の支承する
   被試験半導体集積回路に覆い被せられるソケット蓋とを
   備え、そのソケット蓋を介して前記ソケット本体より前
   記被試験半導体集積回路の入出力端子との接続部を導出
   せしめる導出路を形成してなる半導体集積回路試験装置
   。