JPH029146A - 半導体集積回路試験装置 - Google Patents
半導体集積回路試験装置Info
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- JPH029146A JPH029146A JP63160258A JP16025888A JPH029146A JP H029146 A JPH029146 A JP H029146A JP 63160258 A JP63160258 A JP 63160258A JP 16025888 A JP16025888 A JP 16025888A JP H029146 A JPH029146 A JP H029146A
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- test
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- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、端子配列の異なる半導体集積回路、殊にウェ
ハ状態での半導体集積回路とパ・ソケージ状態での半導
体集積回路との共用化試験装置として用いて好適な半導
体集積回路試験装置に関するものである。
ハ状態での半導体集積回路とパ・ソケージ状態での半導
体集積回路との共用化試験装置として用いて好適な半導
体集積回路試験装置に関するものである。
従来より、この種の試験装置として、ＩＣテスタやＬＳ
Ｉテスタと呼ばれる半導体集積回路試験装置がある。例
えば、ＩＣテスタでは、多数ビン（例えば２５６ピン）
のＩＣに対しその電気的特性試験を可能とすべく、多数
の試験信号生成回路、出力判定回路、電源回路等を備え
ている。すなわち、ＩＣの入力端子への供給用試験信号
を生成する試験信号生成回路、ＩＣの出力端子に現れる
応答信号の良否判定を行うための出力判定回路、ＩＣの
電源端子への供給用電源を生成する電源回路、これら試
験信号生成回路、出力判定回路、電源回路のそれぞれに
制御信号及びデータを伝達する制御回路等を備え、ＩＣ
の入力端子への差し込み接続部に試験信号生成回路の１
つを選択的に接続し、ＩＣの出力端子への差し込み接続
部に出力判定回路の１つを選択的に接続し、ＩＣの電源
端子への差し込み接続部に電源回路の１つを選択的に接
続して、これら差し込み接続部に対する試験信号生成回
路、出力判定回路、電源回路の接続組み合わせに応じて
記述された試験用のプログラムに基づき制御回路を作動
せしめ、上記差し込み接続部を介してセットされるＩＣ
に対し所望の試験条件を設定し、その電気的特性試験を
行うものとしている。
Ｉテスタと呼ばれる半導体集積回路試験装置がある。例
えば、ＩＣテスタでは、多数ビン（例えば２５６ピン）
のＩＣに対しその電気的特性試験を可能とすべく、多数
の試験信号生成回路、出力判定回路、電源回路等を備え
ている。すなわち、ＩＣの入力端子への供給用試験信号
を生成する試験信号生成回路、ＩＣの出力端子に現れる
応答信号の良否判定を行うための出力判定回路、ＩＣの
電源端子への供給用電源を生成する電源回路、これら試
験信号生成回路、出力判定回路、電源回路のそれぞれに
制御信号及びデータを伝達する制御回路等を備え、ＩＣ
の入力端子への差し込み接続部に試験信号生成回路の１
つを選択的に接続し、ＩＣの出力端子への差し込み接続
部に出力判定回路の１つを選択的に接続し、ＩＣの電源
端子への差し込み接続部に電源回路の１つを選択的に接
続して、これら差し込み接続部に対する試験信号生成回
路、出力判定回路、電源回路の接続組み合わせに応じて
記述された試験用のプログラムに基づき制御回路を作動
せしめ、上記差し込み接続部を介してセットされるＩＣ
に対し所望の試験条件を設定し、その電気的特性試験を
行うものとしている。
一般に、ＩＣ製造工程中の電気的特性試験は、ウニハエ
程完了状態（ウェハ状Ｂ）とパッケージ状態との両状態
について行われる。すなわち、まずウェハ上に構築され
た回路チップ群に対しそのチップ毎に良品選別を行い、
ウェハを切断して得られるペアチップのうち良好品のみ
を封入してパッケージ状態となし、このパッケージ状！
Ｉ！ｉ（パッケージＩＣ）について最終試験を行う。パ
ッケージＩＣに対しては、そのパッケージＩＣのリード
ビンを直接ＩＣテスタの差し込み接続部へ挿入セットし
て行うが、ウェハ上の回路チップ群に対しては、その差
し込み接続部に対し電気的接続を図ったウエハブローバ
の接触針を介して行う。すなわち、ウエハブローバの接
触針を回路チップの入出力端子に接触させることにより
、回路チップに対し所望の試験条件を設定し、パッケー
ジＩＣと同様の電気的特性試験を行う。
程完了状態（ウェハ状Ｂ）とパッケージ状態との両状態
について行われる。すなわち、まずウェハ上に構築され
た回路チップ群に対しそのチップ毎に良品選別を行い、
ウェハを切断して得られるペアチップのうち良好品のみ
を封入してパッケージ状態となし、このパッケージ状！
Ｉ！ｉ（パッケージＩＣ）について最終試験を行う。パ
ッケージＩＣに対しては、そのパッケージＩＣのリード
ビンを直接ＩＣテスタの差し込み接続部へ挿入セットし
て行うが、ウェハ上の回路チップ群に対しては、その差
し込み接続部に対し電気的接続を図ったウエハブローバ
の接触針を介して行う。すなわち、ウエハブローバの接
触針を回路チップの入出力端子に接触させることにより
、回路チップに対し所望の試験条件を設定し、パッケー
ジＩＣと同様の電気的特性試験を行う。
第３図（ａ）および（ｂ）は、従来より採用されている
ＩＣテスタのテストヘッド部の概略構成を示す平面図お
よびその正面断面図であり、テストヘッド部１の装置表
面部１−２に設けられたテストヘッド１ｌｉｌｉ １−
ｔに被試験半導体集積回路としてのパッケージＩＣをセ
ットすることにより、そのセットしたパッケージＩＣに
対する電気的特性試験を可能とする。同図に示したＩＣ
テスタは、６ビンのパッケージＩＣ（例えば、第４図に
その平面を示したデュアルインラインパッケージ２）に
対してその電気的特性試験を可能とするもので、そのテ
ストヘッド面１−１に構成された差し込み接続部１ 〜
１ に、パッケージＩＣ２のリード−ｔｉ −ｔ
ｅ ビン２−１〜２−６を差し込んでセットする。
ＩＣテスタのテストヘッド部の概略構成を示す平面図お
よびその正面断面図であり、テストヘッド部１の装置表
面部１−２に設けられたテストヘッド１ｌｉｌｉ １−
ｔに被試験半導体集積回路としてのパッケージＩＣをセ
ットすることにより、そのセットしたパッケージＩＣに
対する電気的特性試験を可能とする。同図に示したＩＣ
テスタは、６ビンのパッケージＩＣ（例えば、第４図に
その平面を示したデュアルインラインパッケージ２）に
対してその電気的特性試験を可能とするもので、そのテ
ストヘッド面１−１に構成された差し込み接続部１ 〜
１ に、パッケージＩＣ２のリード−ｔｉ −ｔ
ｅ ビン２−１〜２−６を差し込んでセットする。
テストヘッド部１には、試験信号生成回路、出力判定回
路、電源回路等の試験用回路を分割構築してなる回路ボ
ードが多数内装されており、これら回路ボード上に構築
された回路と差し込み接続部１ 〜１ との接続組み
合わせが、所望とする各回路群の中から最短距離とする
回路ボードを選び出すことにより定められている。この
場合、接続部１，１．□に対して試験信号生成回路Ｕ ボードＩ 、Ｉ を、接続部１− ．１−１５に対
ｌ ３ １４して出力
判定回路ボード０．０７を、差し込み接続部１−１６に
対して電源回路ボードＶ４を選択し接続している。各回
路ボードと各差し込み接続部との接続は、同図（ｂ）に
示されるように、回路ボード上の構築回路との接続部を
その回路ボードの一側方より装置表面部１−２側へ導出
することによって行っている。
路、電源回路等の試験用回路を分割構築してなる回路ボ
ードが多数内装されており、これら回路ボード上に構築
された回路と差し込み接続部１ 〜１ との接続組み
合わせが、所望とする各回路群の中から最短距離とする
回路ボードを選び出すことにより定められている。この
場合、接続部１，１．□に対して試験信号生成回路Ｕ ボードＩ 、Ｉ を、接続部１− ．１−１５に対
ｌ ３ １４して出力
判定回路ボード０．０７を、差し込み接続部１−１６に
対して電源回路ボードＶ４を選択し接続している。各回
路ボードと各差し込み接続部との接続は、同図（ｂ）に
示されるように、回路ボード上の構築回路との接続部を
その回路ボードの一側方より装置表面部１−２側へ導出
することによって行っている。
第５図は、パッケージＩＣ２に封入する前のウェハ状態
での回路チップ（第６図に示す２１）に対し、その電気
的特性試験を可能とするウエハプローバ３へのテストヘ
ッド部１の装着法を示し、ウエハプローバ３の上面３．
ヘテストヘッド部１の装置表面部１−２を覆い被せるよ
うに密着させ、その差し込み接続部１ 〜１−１６とウ
ェハプロｉｔ −バ３における図示省略した接触針との電気的接続を図
っている。すなわち、ＩＣの動作速度が速くなるにつれ
高速パルスを扱うようになり、このため試験時の信号伝
播経路を可能な限り短くすることが要求され、ウェハブ
ローバ３の上面３．ヘテストヘッド部１の装置表面１−
２を覆い被せるように密着配置することによって、ＩＣ
における各回路ボードとウェハ状態での回路チップ２１
の各端子との間の信号伝播経路短縮化が図られている。
での回路チップ（第６図に示す２１）に対し、その電気
的特性試験を可能とするウエハプローバ３へのテストヘ
ッド部１の装着法を示し、ウエハプローバ３の上面３．
ヘテストヘッド部１の装置表面部１−２を覆い被せるよ
うに密着させ、その差し込み接続部１ 〜１−１６とウ
ェハプロｉｔ −バ３における図示省略した接触針との電気的接続を図
っている。すなわち、ＩＣの動作速度が速くなるにつれ
高速パルスを扱うようになり、このため試験時の信号伝
播経路を可能な限り短くすることが要求され、ウェハブ
ローバ３の上面３．ヘテストヘッド部１の装置表面１−
２を覆い被せるように密着配置することによって、ＩＣ
における各回路ボードとウェハ状態での回路チップ２１
の各端子との間の信号伝播経路短縮化が図られている。
ここで、テストヘッド部１のテストヘッド面１、へ直接
セットされるパッケージＩＣ２とウェハブローバ３を介
して間接的にセットされる回路チップ２１とについて、
その差し込み接続部１ 〜１−１６に対する端子配列を
観察してみる。
セットされるパッケージＩＣ２とウェハブローバ３を介
して間接的にセットされる回路チップ２１とについて、
その差し込み接続部１ 〜１−１６に対する端子配列を
観察してみる。
回路チップ２１は、第６図に示されたようにそのデータ
（Ｄ）端子２１ クロック（ＣＬＫ）端子２１ 接
地（ＧＮＤ）端子２１ Ｑ端子＝２１
−３ゝ ２１Ｑ端子２１ 電源端子２１−６としての一４ゝ
−５ゝ 各電極面を上にしてパッケージＩＣ２のマウント部へ配
置され、端子２１〜２１−６がパッケージ１Ｃ２のリー
ドピン２−１〜２−６へ接続される。つまり、パッケー
ジＩＣ２をテストヘッド面１−１へ直接セットした場合
には、回路チップ２１の端子２１〜２１ がその差し込
み接続部１−１□〜１ へ接続されることになる。し
かし、回路チツブ２１をウェハブローバ３を介して間接
的にセットした場合には、丁度回路チップ２１がテスト
ヘッド面１−１に対して裏返された恰好となり、その端
子２１〜２１ が差し込み接続部１−１６〜−■−６ １−１１へ接続されるものとなる。すなわち、パッケー
ジＩＣ２と回路チップ２１とは、Ｄ形フリップフロップ
としてその機能（設定試験条件）は同一であるが、試験
を行う際の差し込み接続部１ 〜１ に対する端子配
列が異なり、互いに鏡面対称となる。
（Ｄ）端子２１ クロック（ＣＬＫ）端子２１ 接
地（ＧＮＤ）端子２１ Ｑ端子＝２１
−３ゝ ２１Ｑ端子２１ 電源端子２１−６としての一４ゝ
−５ゝ 各電極面を上にしてパッケージＩＣ２のマウント部へ配
置され、端子２１〜２１−６がパッケージ１Ｃ２のリー
ドピン２−１〜２−６へ接続される。つまり、パッケー
ジＩＣ２をテストヘッド面１−１へ直接セットした場合
には、回路チップ２１の端子２１〜２１ がその差し込
み接続部１−１□〜１ へ接続されることになる。し
かし、回路チツブ２１をウェハブローバ３を介して間接
的にセットした場合には、丁度回路チップ２１がテスト
ヘッド面１−１に対して裏返された恰好となり、その端
子２１〜２１ が差し込み接続部１−１６〜−■−６ １−１１へ接続されるものとなる。すなわち、パッケー
ジＩＣ２と回路チップ２１とは、Ｄ形フリップフロップ
としてその機能（設定試験条件）は同一であるが、試験
を行う際の差し込み接続部１ 〜１ に対する端子配
列が異なり、互いに鏡面対称となる。
このため従来においては、ウェハ状態での回路チップ２
１に対して試験を行う場合には、テストヘッド部１にお
いてその差し込み接続部１−１１〜１−１６に対する試
験信号生成回路ボード、出力判定回路ボードおよび電源
回路ボードの接続組み合わせを異ならせて対処している
。しかし、接続部１ 〜１−１６に対する接続回路ボー
ドの単なるＵ 組み合わせの変更では、その配線がテストヘッド部１の
内部において複数となったり長くなったりし、信号伝播
経路を短縮するという初期の目的に反するものとなる。
１に対して試験を行う場合には、テストヘッド部１にお
いてその差し込み接続部１−１１〜１−１６に対する試
験信号生成回路ボード、出力判定回路ボードおよび電源
回路ボードの接続組み合わせを異ならせて対処している
。しかし、接続部１ 〜１−１６に対する接続回路ボー
ドの単なるＵ 組み合わせの変更では、その配線がテストヘッド部１の
内部において複数となったり長くなったりし、信号伝播
経路を短縮するという初期の目的に反するものとなる。
そこで、ウニ／＼状態での回路チップ２１に対して試験
を行う場合には、所望とする回路ボード群の中から各接
続部に対しその配線距離が最短となる回路ボードの再選
択を行うものとしており、この接続組み合わせに応じて
新たなる試験用プログラムを記述して対応するものとし
ている。
を行う場合には、所望とする回路ボード群の中から各接
続部に対しその配線距離が最短となる回路ボードの再選
択を行うものとしており、この接続組み合わせに応じて
新たなる試験用プログラムを記述して対応するものとし
ている。
すなわち、従来においては、ウェハ状態とパッケージ状
態とで２種類の同様な試験用プログラムが存在するもの
となり、これら試験用プログラムの各々について並行し
てバージョンアップ等の保守管理を行ってゆかなければ
ならず、一方については変更したが他方については変更
し忘れた等というプログラム更新上のミスが生じ易いと
いう問題があった。
態とで２種類の同様な試験用プログラムが存在するもの
となり、これら試験用プログラムの各々について並行し
てバージョンアップ等の保守管理を行ってゆかなければ
ならず、一方については変更したが他方については変更
し忘れた等というプログラム更新上のミスが生じ易いと
いう問題があった。
また、差し込み接続部に対する回路ボードの接続組み合
わせを変更する作業からして非常に面倒なものであり、
組み合わせ変更時のミス接続の発生の慮れも多分にあっ
た。このことは、ＩＣのビン数が多い場合に特に問題で
あった。
わせを変更する作業からして非常に面倒なものであり、
組み合わせ変更時のミス接続の発生の慮れも多分にあっ
た。このことは、ＩＣのビン数が多い場合に特に問題で
あった。
本発明はこのような課題を解決するためになされたもの
で、回路ボードの他側方よりその回路ボドの構築回路と
の接続部を導出することによって、装置裏側に被試験半
導体集積回路との第２の電気的接続部を構成し、装置表
面側に構成された第１の電気的接続部および装置裏面側
に構成された第２の電気的接続部との回路ボード上の構
築回路との接続状況を選択的に切り替えるものとしたも
のである。
で、回路ボードの他側方よりその回路ボドの構築回路と
の接続部を導出することによって、装置裏側に被試験半
導体集積回路との第２の電気的接続部を構成し、装置表
面側に構成された第１の電気的接続部および装置裏面側
に構成された第２の電気的接続部との回路ボード上の構
築回路との接続状況を選択的に切り替えるものとしたも
のである。
したがってこの発明によれば、装置表面側に構成された
第１の電気的接続部とはその端子配列が鏡面対称となる
被試験半導体集積回路に対して、試験゛用プログラムを
新たに記述することなく、装置裏面側に構成した第２の
電気的接続部にて対処することが可能となる。
第１の電気的接続部とはその端子配列が鏡面対称となる
被試験半導体集積回路に対して、試験゛用プログラムを
新たに記述することなく、装置裏面側に構成した第２の
電気的接続部にて対処することが可能となる。
以下、本実施例に係る半導体集積回路試験装置を詳細に
説明する。
説明する。
第１図（ａ）、（ｂ）および（ｃ）は、この試験装置の
一実施例を示すＩＣテスタのテストヘッド部のそれぞれ
概略構成を示す平面図、その正面断面図および底面図で
ある。同図において、１１ は装置表面部１１−２に設
けられた第１テストヘッド面、１１ はこの装置裏面部
１１−４に設けられた第２のテストヘッド面、１１．、
〜１１− は第１のテストヘッド部１１−１に構成した
第１の差し込み接続部、１１−３、〜１１−３６は第２
のテストヘッド面１１−３に構成した第２の差し込み接
続部であり、テストヘッド部１１の内部には、試験信号
生成回路、出力判定回路、電源回路等の試験用回路を分
割構築してなる回路ボードが多数配置されている。そし
て、これらボード上に構築された回路と第１のテストヘ
ッド部１１−１および第２のテストヘッド面１１−３に
おける差し込み接続部１１ 〜１１− および１１−３
□〜１１との接続組み合わせが、所望とする各回路群の
中から最短距離となる回路ボードを選び出すことにより
定められている。本実施例においては、従来のテストヘ
ッド部との比較を行うために、第４図および第６図に示
したパッケージＩＣ２および回路チップ２１の電気的特
性試験を可能とするものとしてその接続組み合わせを定
めており、差し込み接続部１１−．１１ に対して
試験信号生成回路ボードｌ′１を、差し込み接続部１１
−．１１ に対して試験信号生成回路ボ一ドＩ′
を、差し込み接続部１１，４゜１１ に対して出力判
定回路ボードＯ′ を、差し込み接続部１１ ．１１
に対して出力判定回路ボードＯ′ を、差し込み
接続部１１−．１１ に対して電源回路ボードＶ′
４を選択し接続している。各回路ボードと各差し込み接
続部との接続は同図（ｂ）に示されるように、回路ボー
ド上の構築回路との接続部をリレー等の切替接点を介し
てその回路ボードの一側方および他側方より装置表面部
１１−２および装置裏面部１１−３へ導出することによ
って行っている。
一実施例を示すＩＣテスタのテストヘッド部のそれぞれ
概略構成を示す平面図、その正面断面図および底面図で
ある。同図において、１１ は装置表面部１１−２に設
けられた第１テストヘッド面、１１ はこの装置裏面部
１１−４に設けられた第２のテストヘッド面、１１．、
〜１１− は第１のテストヘッド部１１−１に構成した
第１の差し込み接続部、１１−３、〜１１−３６は第２
のテストヘッド面１１−３に構成した第２の差し込み接
続部であり、テストヘッド部１１の内部には、試験信号
生成回路、出力判定回路、電源回路等の試験用回路を分
割構築してなる回路ボードが多数配置されている。そし
て、これらボード上に構築された回路と第１のテストヘ
ッド部１１−１および第２のテストヘッド面１１−３に
おける差し込み接続部１１ 〜１１− および１１−３
□〜１１との接続組み合わせが、所望とする各回路群の
中から最短距離となる回路ボードを選び出すことにより
定められている。本実施例においては、従来のテストヘ
ッド部との比較を行うために、第４図および第６図に示
したパッケージＩＣ２および回路チップ２１の電気的特
性試験を可能とするものとしてその接続組み合わせを定
めており、差し込み接続部１１−．１１ に対して
試験信号生成回路ボードｌ′１を、差し込み接続部１１
−．１１ に対して試験信号生成回路ボ一ドＩ′
を、差し込み接続部１１，４゜１１ に対して出力判
定回路ボードＯ′ を、差し込み接続部１１ ．１１
に対して出力判定回路ボードＯ′ を、差し込み
接続部１１−．１１ に対して電源回路ボードＶ′
４を選択し接続している。各回路ボードと各差し込み接
続部との接続は同図（ｂ）に示されるように、回路ボー
ド上の構築回路との接続部をリレー等の切替接点を介し
てその回路ボードの一側方および他側方より装置表面部
１１−２および装置裏面部１１−３へ導出することによ
って行っている。
すなわち、回路ボードＩ′ 、ビ 、ｏ’ ６゜ｏ’、
ｖ’ にそれぞれ切替接点部Ｓ、８７ ４
１１ ＋３゜ＳＳ、Ｓ を設け
、Ｓ、５Ｓ ０８’ ０７ Ｖ４ １１ ＋３°
０６′ｓ 、ｓ を介してビ 、Ｉ’ 、Ｏ’
６゜０７ Ｖ４ １ ３０′ 、ｖ
′４上の構築回路と第１のテストへッ上面１１−１にお
ける差し込み接続部１１−１．１１ ．１１ ．１
１−．１１．６および第２のテストヘッド面１１−３に
おける差し込み接続部１１−３０，１１，２，１１，４
，１１．、。
ｖ’ にそれぞれ切替接点部Ｓ、８７ ４
１１ ＋３゜ＳＳ、Ｓ を設け
、Ｓ、５Ｓ ０８’ ０７ Ｖ４ １１ ＋３°
０６′ｓ 、ｓ を介してビ 、Ｉ’ 、Ｏ’
６゜０７ Ｖ４ １ ３０′ 、ｖ
′４上の構築回路と第１のテストへッ上面１１−１にお
ける差し込み接続部１１−１．１１ ．１１ ．１
１−．１１．６および第２のテストヘッド面１１−３に
おける差し込み接続部１１−３０，１１，２，１１，４
，１１．、。
１１ との接続を図っている。
−３に
のように構成されたＩＣテスタのテストヘッド部１１を
用いて、パッケージＩＣ２の電気的特性試験を行う場合
には、切替接点Ｓ、５１１１３゜ Ｓ 、Ｓ 、Ｓ の切替モードの選択によって、
０８ ０７ Ｖ４ 回路ボードｌ ／ 、ビ 、ｏ’ 、ｏ’７゜Ｖ′
４上の構築回路と装置表面部１１−１側の差し込み接続
部１１ ．１１ ．１１，４、１１− ．１１−１
６とを接続状況とする。これにより、そのリードピン２
−１〜２−６を差し込み接続部１１ 〜１１ へ直接
挿入セットして、バツケージＩＣ２に対する電気的特性
試験が可能となる。
用いて、パッケージＩＣ２の電気的特性試験を行う場合
には、切替接点Ｓ、５１１１３゜ Ｓ 、Ｓ 、Ｓ の切替モードの選択によって、
０８ ０７ Ｖ４ 回路ボードｌ ／ 、ビ 、ｏ’ 、ｏ’７゜Ｖ′
４上の構築回路と装置表面部１１−１側の差し込み接続
部１１ ．１１ ．１１，４、１１− ．１１−１
６とを接続状況とする。これにより、そのリードピン２
−１〜２−６を差し込み接続部１１ 〜１１ へ直接
挿入セットして、バツケージＩＣ２に対する電気的特性
試験が可能となる。
一方、ウェハ状態での回路チップ２１に対してその電気
的特性試験を行う場合には、切替接点ｓ 、ｓ 、
ｓ 、ｓ 、ｓ の切替モードの選１１ １３
０６ ０７ Ｖ４択によって、回路ボードＩ
′ 、ビ 、０′Ｂ、０ ’ 、 Ｖ ’ ４上の構
築回路と装置表面部１１側の差し込み接続部１１ ．
１１．。。
的特性試験を行う場合には、切替接点ｓ 、ｓ 、
ｓ 、ｓ 、ｓ の切替モードの選１１ １３
０６ ０７ Ｖ４択によって、回路ボードＩ
′ 、ビ 、０′Ｂ、０ ’ 、 Ｖ ’ ４上の構
築回路と装置表面部１１側の差し込み接続部１１ ．
１１．。。
１ｊ３４，１１．、．１１ とを接続状況とする。
これにより第２図に示されるように、ウエハブローバ３
の上面３．ヘテストヘッド部１１の装置裏面部１１−４
を覆い被せるように密着させ、その差し込み接続部１１
〜１１ とウェハブ０−バ３における接触針との電
気的接続を図ったうえ、回路チップ２１に対する電気的
特性試験が可能となる。
の上面３．ヘテストヘッド部１１の装置裏面部１１−４
を覆い被せるように密着させ、その差し込み接続部１１
〜１１ とウェハブ０−バ３における接触針との電
気的接続を図ったうえ、回路チップ２１に対する電気的
特性試験が可能となる。
すなわち、装置表面部１１−１側にパッケージＩＣ２を
直接セットした場合、そのパッケージＩＣ２に封入され
た回路チップ２１のデータ端子２１ クロック端子２
１ Ｑ端子２１−４、−１ゝ
−２ゝＱ端子２１ 電源端子２１−６と
回路ボード■′ 、ビ 、ｏ’ 、ｏ’ 、ｖ’
４上の構築回路との接続が図られるのに対し、装置裏面
部１１−３側にウェハブローバ３を介しウェハ状態での
回路チップ２１を間接的にセットした場合にあっても、
回路チップ２１のデータ端子２１ り−１ゝ ロック端子２１ Ｑ端子２１ Ｑ端子２１−５
、−２ゝ −４ゝ 電源端子２１ と回路ボートビ 、ビ。。
直接セットした場合、そのパッケージＩＣ２に封入され
た回路チップ２１のデータ端子２１ クロック端子２
１ Ｑ端子２１−４、−１ゝ
−２ゝＱ端子２１ 電源端子２１−６と
回路ボード■′ 、ビ 、ｏ’ 、ｏ’ 、ｖ’
４上の構築回路との接続が図られるのに対し、装置裏面
部１１−３側にウェハブローバ３を介しウェハ状態での
回路チップ２１を間接的にセットした場合にあっても、
回路チップ２１のデータ端子２１ り−１ゝ ロック端子２１ Ｑ端子２１ Ｑ端子２１−５
、−２ゝ −４ゝ 電源端子２１ と回路ボートビ 、ビ。。
−ｅ ｔｏ’ 、ｏ
’ 、ｖ’４上の構築回路との接続が図られるものと
なり、これにより、同一試験用プログラムを使用してパ
ッケージＩＣ２ならびにウェハ状態での回路チップ２１
に対する電気的特性試験を行うことができるものとなる
。
’ 、ｖ’４上の構築回路との接続が図られるものと
なり、これにより、同一試験用プログラムを使用してパ
ッケージＩＣ２ならびにウェハ状態での回路チップ２１
に対する電気的特性試験を行うことができるものとなる
。
なお、テストヘッド部１１において一旦差し込み接続部
１１ 〜１１− および１１．、〜１１ に対する回
路ボードの選択手続を行った後は、その接続組み合わせ
を変更することなく、パッケージＩＣ２とウェハ状態で
の回路チップ２１との両状態についてその電気的特性試
験を行うことができるので従来に比してその作業工程の
簡略化が図られ、回路ボードの接続組み合わせを変更す
る際に生ずる虞れのあったミス接続も起こり得ないもの
となる。また、テストヘッド部１１をウェハブローバ３
へ覆い被せて行うウェハ状態での回路チップ試験時であ
っても、切替接点Ｓ１１゜５ｓｓｓ の接続モードを
切り替え １３″ ０６’ ０７’ Ｖ４ るようにすれば、回路ボートビ 、ビ、。
１１ 〜１１− および１１．、〜１１ に対する回
路ボードの選択手続を行った後は、その接続組み合わせ
を変更することなく、パッケージＩＣ２とウェハ状態で
の回路チップ２１との両状態についてその電気的特性試
験を行うことができるので従来に比してその作業工程の
簡略化が図られ、回路ボードの接続組み合わせを変更す
る際に生ずる虞れのあったミス接続も起こり得ないもの
となる。また、テストヘッド部１１をウェハブローバ３
へ覆い被せて行うウェハ状態での回路チップ試験時であ
っても、切替接点Ｓ１１゜５ｓｓｓ の接続モードを
切り替え １３″ ０６’ ０７’ Ｖ４ るようにすれば、回路ボートビ 、ビ、。
Ｏ’ 、Ｏ’ 、Ｖ’ ４上の構築回路との接続部
に現れる信号を装置表面部１１−２におけめ差し込み接
続部部１１ ．１１− ．１１，４゜１１，１１，８
より取り出すことができ、これにより従来において非常
に行いにくかったつエバ４１す定時の試験用プログラム
のチエツク、波形観測が行い易くなる。
に現れる信号を装置表面部１１−２におけめ差し込み接
続部部１１ ．１１− ．１１，４゜１１，１１，８
より取り出すことができ、これにより従来において非常
に行いにくかったつエバ４１す定時の試験用プログラム
のチエツク、波形観測が行い易くなる。
以上説明したように本発明による半導体集積回路試験装
置によると、回路ボードの他側方よりその回路ボード上
の構築回路との接続部を導出することによって装置裏面
側に被試験半導体集積回路との第２の電気的接続部を構
成し、装置表面側に構成された第１の電気的接続部およ
び装置裏面側に構成された第２の電気的接続部との回路
ボード上の構築回路との接続状況を選択的に切り替え得
るものとしたので、第１の電気的接続部に対してその端
子配列が鏡面対称となる被試験半導体集積回路に対して
試験用プログラムを新たに記述することなく第２の電気
的接続部にて対処することが可能となり、従来に比して
その試験用プログラムの保守管理が容易となり、また、
プログラム更新上のミスも生じにくくなる等数多くの優
れた効果を奏する。
置によると、回路ボードの他側方よりその回路ボード上
の構築回路との接続部を導出することによって装置裏面
側に被試験半導体集積回路との第２の電気的接続部を構
成し、装置表面側に構成された第１の電気的接続部およ
び装置裏面側に構成された第２の電気的接続部との回路
ボード上の構築回路との接続状況を選択的に切り替え得
るものとしたので、第１の電気的接続部に対してその端
子配列が鏡面対称となる被試験半導体集積回路に対して
試験用プログラムを新たに記述することなく第２の電気
的接続部にて対処することが可能となり、従来に比して
その試験用プログラムの保守管理が容易となり、また、
プログラム更新上のミスも生じにくくなる等数多くの優
れた効果を奏する。
第１図（ａ）、（ｂ）および（Ｃ）は、本発明に係る半
導体集積回路試験装置の一実施例を示すＩＣテスタのテ
ストヘッド部の概略構成を示す平面図、その正面断面図
および底面図、第２図は、このＩＣテスタのテストヘッ
ド部のウエハプローバへの装着方法を示す図、第３図（
ａ）および（ｂ）は、従来より採用されているＩＣテス
タのテストヘッド部の概略構成を示す平面図および正面
断面図、第４図は、このＩＣテスタを用いてその電気的
特性試験を行うパッケージＩＣの平面図、第５図は、こ
のＩＣテスタのテストヘッド部のウエハブローバの装着
法を示す図、第６図は、このウエハブローバを介してそ
の電気的特性試験を行う回路チップを示す図である。 ２・・・パッケージＩＣ，１１・・・テストヘッド部、
１１−１・・・第１のテストヘッド面、１１−２・・・
装置表面部、１１−３・・・第２のテストヘッド面、１
１−４・・・装置裏面部、１１ 〜１１ ・・・第１
の差し込み接続部、１１ 〜１１ ・・・第２の差し
込み−３１−３Ｂ 接続部、ビ 、Ｉ’３−・・試験信号生成回路ボード、
ｏ’、ｏ’７・・・出力判定回路ボード、Ｖ′ ・・・
電源回路ボード、Ｓ、ＳＳ４
１１ ＋３° ０６゜Ｓ
、Ｓ ・・・切替接点。 ０７ ■４ 特許出願人 住友電気工業株式会比 代理人弁理士 良否用 芳 樹間
塩 １） 辰 也夷７と１］ イ３巧
ｌ 第１図 実施イ列のプローバへの技部 第２図 ノマッケージＩＣ 測当４い弓 第３図
導体集積回路試験装置の一実施例を示すＩＣテスタのテ
ストヘッド部の概略構成を示す平面図、その正面断面図
および底面図、第２図は、このＩＣテスタのテストヘッ
ド部のウエハプローバへの装着方法を示す図、第３図（
ａ）および（ｂ）は、従来より採用されているＩＣテス
タのテストヘッド部の概略構成を示す平面図および正面
断面図、第４図は、このＩＣテスタを用いてその電気的
特性試験を行うパッケージＩＣの平面図、第５図は、こ
のＩＣテスタのテストヘッド部のウエハブローバの装着
法を示す図、第６図は、このウエハブローバを介してそ
の電気的特性試験を行う回路チップを示す図である。 ２・・・パッケージＩＣ，１１・・・テストヘッド部、
１１−１・・・第１のテストヘッド面、１１−２・・・
装置表面部、１１−３・・・第２のテストヘッド面、１
１−４・・・装置裏面部、１１ 〜１１ ・・・第１
の差し込み接続部、１１ 〜１１ ・・・第２の差し
込み−３１−３Ｂ 接続部、ビ 、Ｉ’３−・・試験信号生成回路ボード、
ｏ’、ｏ’７・・・出力判定回路ボード、Ｖ′ ・・・
電源回路ボード、Ｓ、ＳＳ４
１１ ＋３° ０６゜Ｓ
、Ｓ ・・・切替接点。 ０７ ■４ 特許出願人 住友電気工業株式会比 代理人弁理士 良否用 芳 樹間
塩 １） 辰 也夷７と１］ イ３巧
ｌ 第１図 実施イ列のプローバへの技部 第２図 ノマッケージＩＣ 測当４い弓 第３図
Claims (1)
- 被試験半導体集積回路に対する試験用回路を複数の回路
ボード上に分割構築し、この回路ボード上の構築回路と
の接続部をその回路ボードの一側方より導出することに
よって、装置表面側に被試験半導体集積回路との第１の
電気的接続部を構成してなる半導体集積回路試験装置に
おいて、前記回路ボードの他側方よりその回路ボード上
の構築回路との接続部を導出することによって装置裏面
側に構成された被試験半導体集積回路との第２の電気的
接続部と、前記回路ボード上の構築回路と前記装置表面
側に構成された第１の電気的接続部および前記装置裏面
側に構成された第２の電気的接続部との接続状況を選択
的に切り替える回路接続切替え手段とを備えてなる半導
体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160258A JPH029146A (ja) | 1988-06-27 | 1988-06-27 | 半導体集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160258A JPH029146A (ja) | 1988-06-27 | 1988-06-27 | 半導体集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029146A true JPH029146A (ja) | 1990-01-12 |
Family
ID=15711119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160258A Pending JPH029146A (ja) | 1988-06-27 | 1988-06-27 | 半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007330480A (ja) * | 2006-06-14 | 2007-12-27 | T S Tec Kk | 車両用シート等のロック付き操作装置 |
-
1988
- 1988-06-27 JP JP63160258A patent/JPH029146A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007330480A (ja) * | 2006-06-14 | 2007-12-27 | T S Tec Kk | 車両用シート等のロック付き操作装置 |
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