JPH0287578A - 半導体装置 - Google Patents

半導体装置

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JPH0287578A
JPH0287578A JP63240002A JP24000288A JPH0287578A JP H0287578 A JPH0287578 A JP H0287578A JP 63240002 A JP63240002 A JP 63240002A JP 24000288 A JP24000288 A JP 24000288A JP H0287578 A JPH0287578 A JP H0287578A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、特に２層以」二のゲート電
極構造を有する不揮発性メモリセル構造の改良に関する
。
［従来の技術］ 従来、例えば、２層のゲート電極を有するＥＰＲＯＭは
上面から見て第７図に示す様な配置構造となっている。
上記構造では、単位セル５当りの制御ゲート電極４の配
線長は１つの浮遊ゲート電極３の長辺方向長の１．３倍
程度、１つの浮遊ゲート電極３の短辺方向長の略４倍と
なっている。又、制御ゲート電極４の配線幅は１つの浮
遊ゲート電極３の短辺方向長と等しく設定されている。
この為、制御ゲート電極４の配線幅即ち、ゲート用ポリ
シリコン幅が微細化されるに伴い、制御ゲート電極４の
配線抵抗が無視できなくなり、大容量化と同時に高速化
を実現することが困難になっている。これを、解決する
為には、制御ゲート電極４の配線層としてシリサイド材
料を用いる等の方法かあるが、微細加工のマージンや、
段差部での段切れ等の問題があり、充分ではない。
さらに、上記構造では、ひとつのセル５について１／２
のドレイン・コンタクト孔１が存在する為、セルサイズ
は、コンタクト孔１と素子分離領域２に対してマスク工
程で規定される一定の間隔、及びずれ余裕をあらかじめ
確保する必要があり、さらに、コンタクト孔１と１￥遊
ゲート電極３に対しても同様にマスク工程で規定される
一定の間隔、及びすれ余裕をあらかじめ確保する必要が
ある。
この為、この部分がスケーリングされず、微細化、大容
量化に大きな障害となるという欠点を有する。
他方、大容量化を実現する為にソース及びドレイン拡散
層と、ソース・ドレイン間のチャネル領域上に形成され
電気的に浮遊状態にされた浮遊ゲート電極と、この／￥
遊アゲート電極上絶縁膜」二に形成された制御ゲート電
極を資し、ソース拡散層及びドレイン拡散配線層が浮遊
ゲート電極の幅方向に平行に形成されており、ｔｆ遊ゲ
ート電極チャネル方向（電流の流れる方向）に平行に制
御ゲート電極が形成され、上記ソース拡散層及びドレイ
ン拡散配線層と制御ゲート電極層の配線方向を交差して
配置するセル配置構造が堤案されている。
第８図に回路図を示す。この場合には平行して配置され
である拡散層は選択セル８の位置に応じてデコードされ
てトレイン（Ｈ）６、ソース（ＯＶ）７が指定される。
書込みを行う場合、選択セル８をはさむ拡散層がドレイ
ン６、ソース７に指定されるか、ドレイン６を共有する
隣接セルではソスに相当する拡散層をオーブン９とする
ことにより誤書込みを防ぐようにする。しかし、拡散層
をオープン９としても該拡散層の容量が大きくこれを充
電して隣接する拡散層６と同じ電位になるまで充電電流
が流れることになる。素子が高密度になるとこの時間が
長くなり、この充電電流が流れている間にドレイン近傍
の空乏層で生じるチャネルホット電子が浮遊ゲート電極
に注入される誤書込みか発生し、誤動作をおこす欠点が
あった。
［発明が解決しようとする課題］ 本発明は従来技術では微細化、大容量化が困難である点
及び誤動作をおこす点に鑑みてなされたもので、制御ゲ
ート電極配線の抵抗を大幅に減少し素子の高速化を可能
とし、同時ユニット・セルのサイズが素子分離能力とゲ
ート−ゲート間隔で決まる様、コンタクト孔を省略でき
る配置ｆ＋’４造をとることにより、セルの大幅な微細
化を可能とし、さらに一方の拡散層’ｔＨ度が低い非対
称セルｈ’４造をとることにより、隣接セルの誤書込み
を十分防止できる半導体装置を提供することを目的とす
る。
［課題を解決するための手段と作用］ 本発明は上記目的を達成するめに、ソース及びドレイン
領域間のチャネル領域上に形成され電気的にｉ”Ｐａ状
態にされたｌ′γ遊ケート電極と、このｉｆ−遊ゲート
電極上に形成された絶縁膜と、この絶縁膜上に形成され
た制御ゲート電極とを備えており、」−２ソース及びド
レイン配線層が浮遊ゲート電極長辺方向に平行に形成さ
れており、ｌＹ　ｉｎゲート電極の短辺方向に平行に制
御ゲート電極が形成され、上記ソース及びドレイン配線
層と制御ゲート電極層の配線方向が垂１１１に交差して
配置されている事を特徴とし、ソース、ドレイン各拡散
層の浮遊ゲート電極に隣接している部分の不純物濃度が
互いに異なるよう形成されており、浮遊ゲート電極の長
辺方向長と制御ゲート電極幅が相等しく設定しており、
さらに、ユニット・セルのサイズが素子分離能力とゲー
ト−ゲート間隔で決まる様、コンタクト孔を省略できる
（１η造をとっている。本発明は、これらの事により、
制御ゲート電極配線の抵抗を大幅に減少し素子の高速化
を可能としセルの大幅な微細化を可能とし、隣接セルの
誤書込みを十分防止できる。
［実施例］ 以下、本発明をＥＰＲＯＭセルの構造に適用した一実施
例について、第１図〜第６図を参照して詳細に説明する
。
まず、第１図、第５図、第６図に示すように、例えばＰ
型シリコン基板２１表面のメモリセル形成予定領域にゲ
ート絶縁膜２３を介して１７遊ゲト電極パターン２０＋
を素子分離領域２２と自己整合に形成する。その後、互
いに濃度の異なるソス２７・ドレイン領域２０７よりな
る拡散層を形成し、その上に第２図に示すように、自己
整合的にシリサイド層２９を形成した。続いて、第３図
、第５図、第６図に示すように選択的に絶縁膜３０をシ
リサイド層２９上のみ形成した後、制御ゲート電極と浮
遊ゲート電極間用絶縁膜２５．２６を介して制御ゲート
電極３１を浮遊ゲート電極３２の短辺方向と平行に形成
した。この後、第４図に示すように所望のコンタクト孔
３３、金属配線層３４を形成し、最終構造を得る。第５
図及び第６図の３５は絶縁彼覆層である。
しかして、本実施例によれば、浮遊ゲート電極パターン
２０１と自己整合的に素子分離領域２２が形成され、浮
遊ゲート電極３２の長辺方向と平行に自己整合的に低抵
抗シリサイド層２つを配置し、浮遊ゲート電極３２の短
辺方向に平行に制御ケト電極３１を配置しているため、
制御ゲート電極３〕の配線抵抗を大幅に減少しく従来型
セルに比べ略１／６程度）、素子の大幅な高速化を可能
とした。さらに、低抵抗シリサイド層２つを用いている
為、従来必要であった１セル当り１／２個のコンタクト
孔が必要となり、単位セルの大きさは浮遊ゲート電極３
２間の最小間隔とｌデ遊ゲート電極３２の最小面積に因
って決まる限界セル面積まで微細化することが可能とな
った。さらにこの＋ｉ４造によって半導体メモリを製造
すれば、原理的には、メモリセル内にはほとんどコンタ
クト孔が存／Ｅ　ｔ、ないため、コンタクト孔の加工に
関する不良は発生せず、大幅な歩留り向上か可能となる
。書込み動作時には、高濃度側の拡散層をトレイン、低
ｉＱ度側の拡散層をソースとしてデコードする為、隣接
するセルでは低濃度側の拡散層がトレイン、高ｌ濃度側
の拡散層をソースとして電圧が印加されることになるが
、誤書込みされることは充分防止できる。一方、読みた
し時には、低濃度側の拡散層をドレイン、高濃度側の拡
散層をソースとして電圧を印加するようにすれば、ホッ
トキャリアに起因する誤書込みを招くことなく、読みだ
し時のドレイン電圧をより高くでき、高速読み出しが可
能となる。
尚、浮遊ゲート電極３２の両側に形成された第１の拡散
層電極及び第２の拡散層電極は、第２の拡散層電極の浮
遊ゲート電極に隣接している部分の不純物濃度が第１の
拡散層電極の浮遊ゲート電極に隣接している部分の不純
物濃度よりも約１桁から２桁低く形成することができる
。
この場合、上記第２の拡散層電極中の淫遊ゲト電極に隣
接している低不純物濃度部分は、メ９−遁ゲート電極か
ら垂直方向の長さか、０．７μ「η以下に形成すること
かできる。
又、１７遊ゲート電極の長辺方向長と制御ゲー！・電極
幅は、自己整合的に規定、形成することかできる。
更に、制御ゲート電極配線層の１つのワード線に連なる
総線長は１つのワード線に属するｌデ遊ゲト電極の短辺
方向長の総和長の２〜２．５倍に形成することができる
。
又、上記第１の拡散層電極及び第２の拡散層電極はｔｆ
遊アゲート電極長辺方向と自己整合的に形成することか
できる。
又、」−２第１の拡散層電極の浮遊ゲート電極に隣接し
ている部分はヒ素を含んで形成することかできる。
又、上記第２の拡散層電極の浮遊ゲート電極に隣接して
いる部分はリンにより形成することができる。
叉、−Ｉ−２第１の拡散層雷同及び第２の拡散層電極の
上面はシリサイド層で形成することができる。
又、上記第１の拡散層電極及び第２の拡散層電極と制御
ゲート電極配線層間の絶縁膜は第１の拡散層電極及び第
２の拡散層電極の熱酸化膜を含む膜で形成することがで
きる。
又、上記第１の拡散層電極及び第２の拡散層電極の上の
シリサイド層上に形成される絶縁膜として、酸化膜を１
５００Å以上形成することができる。
又、上記浮遊ゲート電極は多結晶シリコン層で形成する
ことができる。
又、Ｌ記制御ゲート電極配線層は多結晶シリコン層、又
はシリサイド層、あるいは多結晶シリコン／シリサイド
の複合膜層で形成することかできる。
又、」二記浮遊ゲート電極上に形成された絶縁膜は多結
晶シリコンの酸化膜、又はシリコンの酸化膜とシリコン
窒化膜の積層膜、あるいは、多結晶シリコンの酸化膜と
シリコン窒化膜とシリコン酸化膜の積層膜を含んで形成
することができる。
尚、上記実施例ではＥＦＲＯＭに適用した場合について
述べたか、これに限らず、２層以上のゲト電極を有する
半導体装置の製造にも適用できる。
［発明の効果コ 以上詳述した如く、本発明によれば、不揮発性半導体装
置のソース及びドレイン配線層が浮遊ゲート電極の長辺
方向に平行に形成されており、ｌｆ遊ゲート電極の短辺
方向に平行に制御ゲート電極が形成され、上記ソース及
びドレイン配線層と制御ゲート電極層の配線方向が垂直
に交差して配置ぺされており、又、浮遊ゲート電極の長
辺方向長と制御ゲート電極幅が相等しく設定されている
為、制御ゲート電極配線の抵抗を大幅に減少し素子の高
速化を可能とし、さらに、ユニット・セルのサイズが素
子分離能力とゲート−ゲート間隔で決まる最小面積とな
るべく、コンタクト孔を省略できる様に、低抵抗シリサ
イド層を用いたソース・ドレイン配線構造をとることに
より、大容量化を実現するセルの大幅な微細化を可能と
し、浮遊ゲート電極をはさんで形成されている拡散層が
濃度の異なっている非対象ドレイン構造の為隣接セルの
誤書込みを十分防止できる半導体装置を提供できる。
【図面の簡単な説明】
第１図〜第４図は本発明の一実施例に係るＥＰＲＯＭの
構造を示す平面図、第５図は第４図のＹ−Ｙ方向に沿う
断面図、第６図は’Ｊ４図のＸＸ線に沿う断面図、第７
図は従来のＥＰＲＯＭの構造を示す平面図、第８図は従
来のＥＰＲＯＭを示す回路図である。 ２１・・Ｐ型シリコン基板、２２・・・素子分離領域、
２３・・ゲート絶縁膜、２５．２６・・・制御ゲート電
極と浮遊ゲート電極間用絶縁膜、２７・・・ソース領域
、２８・・・半導体基板表ｉｎ１．２９・・・シリサイ
ド層、３０・・・絶縁膜、３２・・浮遊ゲート電極、３
１・・・制御ゲート電極、３３・・・コンタクト孔、３
４・・・金属配線層、２０７・・・トレイン領域。 第７図 出願人代理人　弁理士　鈴　江　武　彦第８図

Claims (4)

    【特許請求の範囲】
  1. （１）第１の拡散層電極及び第２の拡散層電極と、この
    第１の拡散層電極と第２の拡散層電極間のチャネル領域
    上に形成され電気的に浮遊状態にされた浮遊ゲート電極
    と、この浮遊ゲート電極上に形成された絶縁膜と、この
    絶縁膜上に形成された制御ゲート電極とを具備し、上記
    第１の拡散層電極及び第２の拡散層電極が上記浮遊ゲー
    ト電極の長辺方向に平行に形成されており、浮遊ゲート
    電極の短辺方向に平行に制御ゲート電極が形成され、上
    記第１の拡散層電極及び第２の拡散層電極と制御ゲート
    電極の配線方向が交差して配置されている不揮発性半導
    体装置において、上記第１の拡散層電極及び第２の拡散
    層電極の浮遊ゲート電極に隣接している部分の不純物濃
    度が互いに異なっていることを特徴とする半導体装置。
  2. （２）第２の拡散層電極の浮遊ゲート電極に隣接してい
    る部分の不純物濃度が第１の拡散層電極の浮遊ゲート電
    極に隣接している部分の不純物濃度よりも約１桁から２
    桁低いことを特徴とする請求項１記載の半導体装置。
  3. （３）第１の拡散層電極をドレインとし第２の拡散層電
    極をソースとして書込み動作を行うことを特徴とする請
    求項１記載の半導体装置。
  4. （４）第１の拡散層電極をソースとし第２の拡散層電極
    をドレインとして読みだし動作を行うことを特徴とする
    請求項１記載の半導体装置。
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