JPH02215165A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02215165A JPH02215165A JP1034936A JP3493689A JPH02215165A JP H02215165 A JPH02215165 A JP H02215165A JP 1034936 A JP1034936 A JP 1034936A JP 3493689 A JP3493689 A JP 3493689A JP H02215165 A JPH02215165 A JP H02215165A
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- JP
- Japan
- Prior art keywords
- gate electrode
- silicon oxide
- insulating film
- oxide film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶装置に関する。
（従来の技術）
従来、書込消去が可能な不揮発性メモリ素子として、ト
ンネリング注入により書込消去を行うフローティングゲ
ート（以下、Ｆ・ゲートと記す）型のＦＥＴ（電界効果
トランジスタ）からなる不揮発性メモリトランジスタ（
以下、不揮発性メモリＴｒと記す）がよく知られている
。
ンネリング注入により書込消去を行うフローティングゲ
ート（以下、Ｆ・ゲートと記す）型のＦＥＴ（電界効果
トランジスタ）からなる不揮発性メモリトランジスタ（
以下、不揮発性メモリＴｒと記す）がよく知られている
。
このＦ・ゲート型ＦＥＴからなる不揮発性メモリＴｒは
、半導体基板の拡散層から薄い絶縁膜を介して電荷をト
ンネリング注入させ、絶縁膜上のＦ・ゲート電極に電荷
を蓄積し、トランジスタのしきい値電圧を変化させて情
報の記憶を行わせることを原理としたものである。
、半導体基板の拡散層から薄い絶縁膜を介して電荷をト
ンネリング注入させ、絶縁膜上のＦ・ゲート電極に電荷
を蓄積し、トランジスタのしきい値電圧を変化させて情
報の記憶を行わせることを原理としたものである。
このようなＦ・ゲート型不揮発性メモリＴｒを、Ｅ Ｅ
Ｐ ＲＯＭ （Ｅｌａｃｔｏｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌａ ａｎｄ Ｐｒ。
Ｐ ＲＯＭ （Ｅｌａｃｔｏｒｉｃａｌｌｙ Ｅｒａ
ｓａｂｌａ ａｎｄ Ｐｒ。
ｇｒａｍａｂｌｅ ＲＯＭ）などの半導体集積回路に用
いる場合には、通常、不揮発性メモリＴｒの他に、それ
を選択するためのＦＥＴを共存させる必要がある。
いる場合には、通常、不揮発性メモリＴｒの他に、それ
を選択するためのＦＥＴを共存させる必要がある。
第２図はそのような従来の不揮発性メモリＴｒからなる
半導体記憶装置のメモリセルの一例を示す断面図である
０図において、１はＰ型シリコン基板で、これにはＮ型
拡散層２，３および４が形成され、２，３のＮ型拡散層
間のチャネル領域に酸化シリコン膜５を介して選択ゲー
ト電極（以下。
半導体記憶装置のメモリセルの一例を示す断面図である
０図において、１はＰ型シリコン基板で、これにはＮ型
拡散層２，３および４が形成され、２，３のＮ型拡散層
間のチャネル領域に酸化シリコン膜５を介して選択ゲー
ト電極（以下。
Ｓ・ゲート電極と記す）６が形成されて選択トランジス
タ部Ｓが構成され、また、Ｎ型拡散層３゜４間のチャネ
ル領域上に酸化シリコン膜７、およびＮ型拡散層３上の
トンネリング媒体となり得る薄い酸化シリコン膜８を形
成し、それらの上にＦ・ゲート電極９を設け、さらにそ
の上に酸化シリコン膜１０を介して、コントロールゲー
ト電極（以下、Ｃ・ゲート電極と略す）１１を形成して
なるメモリトランジスタ部Ｍとから構成されている。
タ部Ｓが構成され、また、Ｎ型拡散層３゜４間のチャネ
ル領域上に酸化シリコン膜７、およびＮ型拡散層３上の
トンネリング媒体となり得る薄い酸化シリコン膜８を形
成し、それらの上にＦ・ゲート電極９を設け、さらにそ
の上に酸化シリコン膜１０を介して、コントロールゲー
ト電極（以下、Ｃ・ゲート電極と略す）１１を形成して
なるメモリトランジスタ部Ｍとから構成されている。
このように、従来の半導体記憶装置のメモリセルは完全
に分離された選択トランジスタ部Ｓと、メモリトランジ
スタ部Ｍとの２つのトランジスタとして構成されている
のが一般であった。
に分離された選択トランジスタ部Ｓと、メモリトランジ
スタ部Ｍとの２つのトランジスタとして構成されている
のが一般であった。
（発明が解決しようとする課題）
しかしながら、上述のメモリセル構造においては、メモ
リトランジスタ部Ｍと選択トランジスタ部Ｓとが別個に
構成されるため、メモリセル面積を縮小するには限界が
あり、そのため高集積化が極めて困難であった。
リトランジスタ部Ｍと選択トランジスタ部Ｓとが別個に
構成されるため、メモリセル面積を縮小するには限界が
あり、そのため高集積化が極めて困難であった。
また、メモリセルの書込読出しの高速化、低電圧書換等
の高性能化のためにはＦ・ゲート電極９とＣ・ゲート電
極１１間の容量を大きくする必要があるが、容量を増大
させることはＦ・ゲート電極９の面積を大きくすること
になり、それは高集積化の阻害につながった。
の高性能化のためにはＦ・ゲート電極９とＣ・ゲート電
極１１間の容量を大きくする必要があるが、容量を増大
させることはＦ・ゲート電極９の面積を大きくすること
になり、それは高集積化の阻害につながった。
すなわち、従来構造の半導体記憶装置ではメモリセル面
積の縮小が極めて困難な問題点を有していた。
積の縮小が極めて困難な問題点を有していた。
本発明は上記従来の問題点に鑑み、Ｆ・ゲート型不揮発
性メモリＴｒと、それを選択するＦＥＴとにより構成さ
れる半導体記憶装置において、メモリセル面積の大幅な
縮小を可能とする半導体記憶装置の提供を目的とする。
性メモリＴｒと、それを選択するＦＥＴとにより構成さ
れる半導体記憶装置において、メモリセル面積の大幅な
縮小を可能とする半導体記憶装置の提供を目的とする。
（Ｗ題を解決するための手段）
本発明は上記の目的を、第１導電型の半導体基板の表面
領域に、第２導電型による第１、第２および第３の拡散
層を互いに離間して形成させ、第１、第２の拡散層間の
チャネル領域上に第１のゲート絶縁膜を介して、Ｓ・ゲ
ート電極を形成してなる選択トランジスタ部と、上記第
２、第３の拡散層間に有するチャネル領域上に第２のゲ
ート絶縁膜と、その所定部分に設けたトンネリング媒体
となる絶縁膜と、これら第２のゲート絶縁膜およびトン
ネリング媒体となる絶縁膜上全体を介してＦ・ゲート電
極を形成し、さらにその上に絶縁膜を介してＣ・ゲート
電極を形成してなるメモリトランジスタ部とから形成さ
れ、上記Ｆ・ゲート電極の一部が、前記Ｓ・ゲート電極
上に延在する形に形成して達成する。
領域に、第２導電型による第１、第２および第３の拡散
層を互いに離間して形成させ、第１、第２の拡散層間の
チャネル領域上に第１のゲート絶縁膜を介して、Ｓ・ゲ
ート電極を形成してなる選択トランジスタ部と、上記第
２、第３の拡散層間に有するチャネル領域上に第２のゲ
ート絶縁膜と、その所定部分に設けたトンネリング媒体
となる絶縁膜と、これら第２のゲート絶縁膜およびトン
ネリング媒体となる絶縁膜上全体を介してＦ・ゲート電
極を形成し、さらにその上に絶縁膜を介してＣ・ゲート
電極を形成してなるメモリトランジスタ部とから形成さ
れ、上記Ｆ・ゲート電極の一部が、前記Ｓ・ゲート電極
上に延在する形に形成して達成する。
（作 用）
本発明によれば、選択トランジスタ部の電極上に絶縁膜
を介してＦ・ゲート電極の一部を設ける形であるから、
従来より小面積でＦ・ゲート電極と、Ｃ・ゲート電極間
容量を確保することができ。
を介してＦ・ゲート電極の一部を設ける形であるから、
従来より小面積でＦ・ゲート電極と、Ｃ・ゲート電極間
容量を確保することができ。
メモリセル面積を大幅に縮小することが可能になる。
（実施例）
以下１本発明を実施例によって説明する。
第１図は本発明の一実施例を示す断面図で、１２は酸化
シリコン膜であり、その他の符号は第２図の説明を援用
する。
シリコン膜であり、その他の符号は第２図の説明を援用
する。
第１図から明らかなように本発明は、従来例同様に形成
されたＰ型シリコン基板１内のＮ型拡散層上の酸化シリ
コン膜５を介して、Ｓ・ゲート電極６を第１のポリシリ
コン膜により形成する。また、Ｎ型拡散層３，４間のチ
ャネル領域上に酸化シリコン膜７、およびＮ型拡散層３
上にトンネリング媒体となる薄い酸化シリコン膜８と、
上記Ｓ・ゲート電極６上に酸化シリコン膜１２を形成し
、それらの上に、第２のポリシリコン膜によりＦ・ゲー
ト電極９を、さらにその上に酸化シリコン膜１０を介し
て第３のポリシリコン膜によってＣ・ゲート電極１１を
形成した構造である。
されたＰ型シリコン基板１内のＮ型拡散層上の酸化シリ
コン膜５を介して、Ｓ・ゲート電極６を第１のポリシリ
コン膜により形成する。また、Ｎ型拡散層３，４間のチ
ャネル領域上に酸化シリコン膜７、およびＮ型拡散層３
上にトンネリング媒体となる薄い酸化シリコン膜８と、
上記Ｓ・ゲート電極６上に酸化シリコン膜１２を形成し
、それらの上に、第２のポリシリコン膜によりＦ・ゲー
ト電極９を、さらにその上に酸化シリコン膜１０を介し
て第３のポリシリコン膜によってＣ・ゲート電極１１を
形成した構造である。
上記構成の半導体記憶装置は、以下のようにして製造さ
れる。
れる。
まず、Ｐ型シリコン基板１上に、公知の熱酸化法によっ
てメモリトランジスタ部を選択するＦＥＴのゲート絶縁
膜となる酸化シリコン膜５を約５００人形成し１次いで
その上にリン（燐）を３×１０”／ｄ程度ドープした第
１のポリシリコン膜を、約５ｏｏｏ人の厚さに形成し、
その後、フォトエツチングにより第１のポリシリコン膜
からなるＳ・ゲート電極６を形成する。
てメモリトランジスタ部を選択するＦＥＴのゲート絶縁
膜となる酸化シリコン膜５を約５００人形成し１次いで
その上にリン（燐）を３×１０”／ｄ程度ドープした第
１のポリシリコン膜を、約５ｏｏｏ人の厚さに形成し、
その後、フォトエツチングにより第１のポリシリコン膜
からなるＳ・ゲート電極６を形成する。
つぎに上記、Ｓ・ゲート電極６とフォトレジストをマス
クとして、リンイオンを５０ ｋ ｅＶで１×１０！ｓ
／ａＪ程度打ち込んでＮ型拡散層２，３および４を形成
する。
クとして、リンイオンを５０ ｋ ｅＶで１×１０！ｓ
／ａＪ程度打ち込んでＮ型拡散層２，３および４を形成
する。
その後、メモリトランジスタ部のゲート電極となる酸化
シリコン膜７を１通常の熱酸化法により約７００人形成
するが、第１のポリシリコン膜から形成されたＳ・ゲー
ト電極６の表面上も同時に酸化させて図示のように連続
した酸化シリコン膜１２を形成する。
シリコン膜７を１通常の熱酸化法により約７００人形成
するが、第１のポリシリコン膜から形成されたＳ・ゲー
ト電極６の表面上も同時に酸化させて図示のように連続
した酸化シリコン膜１２を形成する。
その後、Ｎ型拡散層３上の酸化シリコン膜７の所定部分
をフォトエツチングして、できた開孔部分にトンネリン
グ媒体となる薄い酸化シリコン膜８を、シリコン基板１
の酸化により形成する。このとき、トンネリング効果を
有効に利用するには、酸化シリコン膜８の厚さは５０な
いし１５０人程度に薄くする必要があり、この実施例で
は１００人とした。
をフォトエツチングして、できた開孔部分にトンネリン
グ媒体となる薄い酸化シリコン膜８を、シリコン基板１
の酸化により形成する。このとき、トンネリング効果を
有効に利用するには、酸化シリコン膜８の厚さは５０な
いし１５０人程度に薄くする必要があり、この実施例で
は１００人とした。
つぎに、酸化シリコン膜７，８．１２上にリンを３Ｘ１
０”／ａｊ程度ドープした第２のポリシリコンからなる
Ｆ・ゲート電極９を形成する６本実施例では１、これを
５０００人とした。
０”／ａｊ程度ドープした第２のポリシリコンからなる
Ｆ・ゲート電極９を形成する６本実施例では１、これを
５０００人とした。
ついで、熱酸化により酸化シリコン膜１０をＦ・ゲート
電極上で約５００人形成し、その後、リンを約３×１０
″’／ｃｄ程度ドープした第３のポリシリコン膜を約４
０００人気相成長させ、ついでフォトエツチングにより
第３のポリシリコン膜からなる、Ｃ・ゲート電極１１を
形成することにより第１図の半導体記憶装置が形成され
る。
電極上で約５００人形成し、その後、リンを約３×１０
″’／ｃｄ程度ドープした第３のポリシリコン膜を約４
０００人気相成長させ、ついでフォトエツチングにより
第３のポリシリコン膜からなる、Ｃ・ゲート電極１１を
形成することにより第１図の半導体記憶装置が形成され
る。
（発明の効果）
以上説明して明らかなように本発明は、Ｓ・ゲート電極
、Ｆ・ゲート電極、およびＣ・ゲート電極を、それぞれ
別々のポリシリコン膜を用いて。
、Ｆ・ゲート電極、およびＣ・ゲート電極を、それぞれ
別々のポリシリコン膜を用いて。
選択トランジスタ部のゲート電極上に絶縁膜を介して、
Ｆ・ゲート電極の一部を設けるように構成しているので
、従来に比し小さい面積でＦ・ゲート電極およびＣ・ゲ
ート電極間の容量を確保でき、それによりメモリセル面
積を大幅に縮小することができると同時に、メモリセル
の面積をあまり増大することなく高機能化することが容
易になるので、Ｆ・ゲート型不揮発性メモリＴｒと、そ
れを選択するためのＦＥＴから構成される不揮発性メモ
リセルを使用する半導体集積回路の高集積化、あるいは
高性能化に大きく寄与する効果がある。
Ｆ・ゲート電極の一部を設けるように構成しているので
、従来に比し小さい面積でＦ・ゲート電極およびＣ・ゲ
ート電極間の容量を確保でき、それによりメモリセル面
積を大幅に縮小することができると同時に、メモリセル
の面積をあまり増大することなく高機能化することが容
易になるので、Ｆ・ゲート型不揮発性メモリＴｒと、そ
れを選択するためのＦＥＴから構成される不揮発性メモ
リセルを使用する半導体集積回路の高集積化、あるいは
高性能化に大きく寄与する効果がある。
第１図は本発明の一実施例の断面を示す図、第２図は従
来のＦ・ゲート型不揮発性メモリセルの構造を示す断面
図である。 １ ・・・Ｐ型シリコン基板、 ２，３．４・・・Ｎ型
拡散層、 ５．７．１０．１２・・・酸化シリコン膜
、 ６・・・選択ゲート電極（Ｓ・ゲート電極）、 ８
・・・（トンネリング媒体となる薄い）酸化シリコン
膜、 ９・・・フローティングゲート電極（Ｆ・ゲート
電極）、１１・・・コントロールゲート電極（Ｃ・ゲー
ト電極）。 特許出願人 松下電子工業株式会社 １ Ｐ型シリコン墓Ｊ反、 ２，３．４ Ｎ型挾敗層
５．７．１０，１２ 酸化シリコン月莢６ 選択プ
”−ト電極（Ｓ・ゲート電、極）８ （トンキリンクｊ
濃体となる）：、尊い酸化シリコン膜９ フローティ
ンク゛′ケート電ｍ（Ｆ−ケ―ト電）＞）１１ コン
トロールケート電極（Ｃ・ケ″−ト電極）Ｓ
Ｍ
来のＦ・ゲート型不揮発性メモリセルの構造を示す断面
図である。 １ ・・・Ｐ型シリコン基板、 ２，３．４・・・Ｎ型
拡散層、 ５．７．１０．１２・・・酸化シリコン膜
、 ６・・・選択ゲート電極（Ｓ・ゲート電極）、 ８
・・・（トンネリング媒体となる薄い）酸化シリコン
膜、 ９・・・フローティングゲート電極（Ｆ・ゲート
電極）、１１・・・コントロールゲート電極（Ｃ・ゲー
ト電極）。 特許出願人 松下電子工業株式会社 １ Ｐ型シリコン墓Ｊ反、 ２，３．４ Ｎ型挾敗層
５．７．１０，１２ 酸化シリコン月莢６ 選択プ
”−ト電極（Ｓ・ゲート電、極）８ （トンキリンクｊ
濃体となる）：、尊い酸化シリコン膜９ フローティ
ンク゛′ケート電ｍ（Ｆ−ケ―ト電）＞）１１ コン
トロールケート電極（Ｃ・ケ″−ト電極）Ｓ
Ｍ
Claims (1)
- 第１導電型の半導体基板の表面領域に、第２導電型によ
る第１、第２および第３の拡散層を互いに離間して形成
させ、第１、第２の拡散層間のチャネル領域上に第１の
ゲート絶縁膜を介して、選択ゲート電極を形成してなる
選択トランジスタ部と、上記第２、第３の拡散層間に有
するチャネル領域上に第２のゲート絶縁膜と、その所定
部分に設けたトンネリング媒体となる絶縁膜と、これら
第２のゲート絶縁膜およびトンネリング媒体となる絶縁
膜上全体を介してフローティングゲート電極を形成し、
さらにその上に絶縁膜を介してコントロールゲート電極
を形成してなるメモリトランジスタ部とから形成され、
上記フローティングゲート電極の一部が、前記選択ゲー
ト電極上に延在する形に形成されていることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034936A JPH02215165A (ja) | 1989-02-16 | 1989-02-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034936A JPH02215165A (ja) | 1989-02-16 | 1989-02-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02215165A true JPH02215165A (ja) | 1990-08-28 |
Family
ID=12428076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034936A Pending JPH02215165A (ja) | 1989-02-16 | 1989-02-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02215165A (ja) |
-
1989
- 1989-02-16 JP JP1034936A patent/JPH02215165A/ja active Pending
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