JPH0287890A - 広帯域信号結合装置 - Google Patents

広帯域信号結合装置

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JPH0287890A
JPH0287890A JP1202259A JP20225989A JPH0287890A JP H0287890 A JPH0287890 A JP H0287890A JP 1202259 A JP1202259 A JP 1202259A JP 20225989 A JP20225989 A JP 20225989A JP H0287890 A JPH0287890 A JP H0287890A
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transistor
circuit
matrix
series circuit
input
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JP1202259A
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Inventor
Gerhard Trumpp
ゲルハルト、トルンプ
Jan Wolkenhauer
ヤン、ウオルケンハウエル
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Siemens Corp
Original Assignee
Siemens Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
    • H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
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  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Stereo-Broadcasting Methods (AREA)
  • Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
  • Logic Circuits (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＦＥＴ技術による結合点マトリックスを有
する広帯域信号結合装置に関する。
〔従来の技術〕
通信技術の最近の開発は、加入者接続線の範囲内の伝送
媒体として光導波路を設け、それを介して特に６４　ｋ
　ｂ　ｉ　ｔ　／　ｓのディジタル電話のような狭帯域
通信サービスも特に１４０ＭｂｉＬ／ｓのテレビジラン
電話のような広帯域通信サービスも行う狭帯域および広
帯域通信サービスのための総合情報伝送および交換シス
テムに通じており、交換局には（好ましくは共通の制御
装置を存する）狭帯域信号結合装置および広帯域信号結
合装置が並び合って設けられていてよい（ドイツ連邦共
和国特許第２４２１００２号明細書）。
公知の広帯域信号結合装置（たとえばヨーロッパ特許第
Ａｌ−０２６２４７９号明細書）はＦＥＴ技術による結
合点マトリックスであって、 その結合要素がそれぞれ、その制御１！極に通過接続ま
たは阻止信号を与えられ、主電極で付属のマトリックス
出力線に接続されているスイッチトランジスタにより形
成されており、 結合要素がそれぞれ、スイッチトランジスタと共に直列
回路を形成する予切換トランジスタを有し、予切換トラ
ンジスタがその制′４′Ｂ電極で付属のマトリックス入
力線に接続されており、またその直列回路と反対側の主
電極が走査トランジスタを介して動作電圧源の一方の端
子と接続されており、その他方の端子とそのつどのマト
リックス出力線が予充電トランジスタを介して接続され
ており、また予充電トランジスタおよび走査トランジス
タが互いに逆向きにそれぞれその制御電極に、ピント通
過接続時間を予充電相および本来の通過接続相に分割す
るスイッチングマトリックスネットワーク駆動クロック
を与えられており、こうして各予充電相で走査トランジ
スタの阻止状態においてマトリックス出力線が予充電ト
ランジスタを介して少なくとも近似的に、動作電圧源の
前記他方の端子に存在する電位に充電される結合点マト
リンクスを有する。
結合要素個別の走査トランジスタまたはマトリックス入
力線またはマトリックス出力線個別の走査トランジスタ
を有し得るこの公知の広帯域信号結合装置は、これらの
走査トランジスタの駆動のために、結合点マトリックス
を通過する固有のクロック線を必要とし、このことは相
応の占有面積を必要とし、また７トリツクス出力線の相
応の容量性負荷を必然的に伴う。マトリックス入力線と
マトリックス出力線との間のクロック分配および結合は
十分なノイズイミユニティの保証のためにマトリックス
出力線上に十分に大きい信号振幅を必要とし、このこと
は比較的大きい電力消費と結び付いている。
〔発明が解決しようとする課題〕
本発明の課題は、このような欠点が回避されており、十
分なノイズイミユニティにおいて制限された損失電力を
有する広帯域信号結合装置を提供することである。
〔課題を解決するための手段〕
この課題は、本発明によれば、入力端がそれぞれ入力ド
ライバ回路を設けられていてよく、出力端がそれぞれ出
力増幅器回路を設けられており、そのそれぞれ保持メモ
リセルにより制御される結合要素がそれぞれ、その制御
電極に通過接続または阻止信号を与えられるスイッチト
ランジスタとその制御電極で付属のマトリックス入力線
に接続されている入力トランジスタとの直列回路により
形成されており、直列回路は一方のトランジスタの直列
回路と反対側の主電極で付属のマトリックス出力線に接
続されており、マトリックス出力線がトランジスタを介
して動作電圧源の一方の端子と接続されている広帯域信
号結合装置において、他方のトランジスタの直列回路と
反対側の主電極が連続的に動作電圧源の他方の端子と接
続されており、各結合要素のトランジスタ直列回路が差
動増幅器の結合点個別の１つの枝路を形成しており、そ
のそれぞれ１つの同じ出力線に通ずる共通の他の枝路の
結合点は、その制御電極で動作電圧源の他方の端子に接
続されている第１のトランジスタとその制御電極で参照
電圧源に接続されている第２のトランジスタとの直列回
路を有するマトリックス出力線個別の出力増幅器回路に
より形成されており、出力増幅器回路は一方のトランジ
スタの直列回路と反対側の主電極で付属のマトリックス
出力線に接続されており、またその他方のトランジスタ
の直列回路と反対側の、増幅器出力端に通ずる主電極は
負荷トランジスタを介して動作電圧源の前記他方の端子
と接続されていることを特徴とする広帯域信号結合装置
により解決される。
本発明によれば、各結合要素のトランジスタ直列回路が
その入力トランジスタで、またそのつどの出力増幅器の
トランジスタ直列回路が前記第２のトランジスタでマト
リックス出力線に接続されていてよい。
また本発明によれば、各結合要素のトランジスタ直列回
路がそのスイッチトランジスタで、またそのつどの出力
増幅器のトランジスタ直列回路が前記第１のトランジス
タでマトリックス出力線に接続されていることが可能で
あり、このことは通過接続されていない結合要素の予切
換トランジスタのチャネルキャパシタンスによるマトリ
ックス出力線の容量性負荷を回避する。
各結合要素のトランジスタ直列回路は、また本発明によ
れば、負荷トランジスタを介して動作電圧源の前記他方
の端子と接続されていてよく、このことは、それぞれ形
成される差動増幅器の両枝路の相応の対称性をもたらす
。
（実施例〕 次に本発明の実施例を図面について説明する。
第１図には、本発明の理解に必要な範囲で、広帯域信号
結合装置が示されており、その結合点マトリックスの列
線ｓ１・・・ｓｊ・・・ｓｎに通ずる入力ｇｅｌ・・・
ｅｊ・・・ｅｎには入力ドライバ回路Ｅ１・・・Ｅｊ・
・・Ｅｎが設けられており、またその結合点マ］・リッ
クスの行線ｚ１・・・ｚｉ・・・ｚｍから到達する出力
端ａ１・・・ａｉ・・・ａｍには出力増幅器回路Ａｌ・
・Ａｉ・・・Ａｍが設けられている。
結合点マトリックスは結合点ＫＰＩＩ・・・ＫＰｉＪ・
・・ＫＰｍｎを有し、それらの結合要素は、その結合要
素に１ｊに対する結合点ＫＰｉｊにおいて詳細に示され
ているように、それぞれ結合点個別の（結合点ＫＰｉｊ
における）保持メモリセルＨ１ｊにより制御されていて
よく、またその出力端Ｓはそのつどの結合要素（結合点
ＫＰｉｊにおけるＫｉｊ）の制御入力端に通じている。
保持メモリセル・・・Ｈｌｊ・・・は、第１図によれば
、２つの駆動デコーダー、すなわち行デコーダーＤＸお
よび列デコーダーＤＹにより２つの座標のなかの相応の
駆動線ｘｌ・・・ｘｉ・・・ｘｍ；ｙｌ・・・ｙｊ・・
・ｙｎを介して駆動される。
そのために、第１図から明らかなように、両駆動デコー
ダー〇Ｘ、ＤＹは入力レジスタＲｅｇＸ、ＲｅｇＹから
それぞれ、結合点の１つのマトリックス行または列に共
通の結合点打または結合点列アドレスを与えられていて
よく、それに・よって両駆動デコーダーはそれぞれその
つどの結合点系列アドレスに相応する駆動線にそれぞれ
“１パ駆動信号を発する。相応の接続の形成の際に当該
のマトリックス列との当該のマトリックス行の交叉点に
おいて行駆動信号“ビ°および列駆動信号゛１°゛が衝
突すると、そこに位置する保持メモリセル、たとえばメ
モリセルＨ１ｊが能動化され、その結果として、当該の
保持メモリセル（Ｈｉｊ）から制御される結合要素、例
では結合要素Ｋｉｊが導通状態になる。
例として考察されている結合要素Ｋｉｊが当該の接続の
解除の際に再び阻止されるように、再び駆動デコーダー
ＤＸは人力レジスタＲｅｇＸがら当該の行アドレスを与
えられ、従って行デコーダーＤＸは再びその出力線ｘｉ
上に行駆動信号″１゛を発し、また同時に列デコーダー
ＤＹはその入力端レジスタＲｅｇＹからたとえば空アド
レスまたは接続されない結合点の列のアドレスを与えら
れ、従って列デコーダーＤＹはその出力線ｙｊ上に列駆
動信号“１°′を発する０行駆動体号“ｌ”および列駆
動信号゛０′°が衝突すると、保持メモリセルＨ１ｊは
リセットされ、その結果として、その保持メモリセルに
より制御される結合要素Ｋｉｊは阻止される。
保持メモリセＪＬｔ−１（ｉ　Ｊ　−＝はそれ自体公知
の仕方で構成されていてよい。すなわち保持メモリセル
は、たとえばヨーロッパ特許筒Ａｍ０２３８８３４号明
細書から公知でありまた第５図および第６図に示されて
いるように、１つのｎチャネルトランジス９Ｔｎｈおよ
び２つの交叉結合されたインバータ回路（第５図中のＣ
−ＭＯＳインパーク回路ＴρＴｎ　　；Ｔｐ”、Ｔｎ＃
、第６図中のｎ−ＭＯＳインバータ回路Ｔｎｌ’、Ｔｎ
　’　；Ｔｎ　ｌ”　、Ｔｎ″）により形成されていて
よく、インバータ回路は入力側で一方の駆動デコーダー
の付属のデコーダー出力端ｙｊとｎチャネルトランジス
タＴｎｈを介して接続されており、ｎチャネルトランジ
スタＴｎｈはその制御電極に他方の駆動デコーダーの付
属のデコーダー出力端ｘｉの出力信号を与えられており
、また１つのインバータ回路は出力側で付属の結合要素
の制御入力端Ｓに通じている。
結合要素・・・Ｋｉｊ・・・が回路技術的にどのように
実現されていてよいかが第２図、第３図および第４図に
示されている。結合要素・・・Ｋｉｊ・・・はそれぞれ
、その制御電極に保持メモリセルから通過接続または阻
止信号を与えられるスイッチトランジスタＴｋとその制
御電極で付属のマトリックス入力線ｓｊに接続されてい
る入力トランジスタＴｅとの直列回路により形成されて
おり、直列回路は一方のトランジスタＴｋ（第３図中）
またはＴｅ（第２図および第４図中）の直列回路と反対
側の主電極で付属のマトリックス出力線ｚｉに接続され
ており、マトリックス出力線ｚｉは動作電圧源ＵＤＤ　
　Ｕ□の一方の端子（第３図中のＵｏｏ；第２図および
第４図中のＵ５．）と、その制御電極で相応のバイアス
電圧（第３図中のＵ！Ａ１１ｉ第２図および第４図中の
ＵＩＩＩＡりに接続されており動作電圧源と共に電流源
を形成するトランジスタＴｉを介して接続されている。
他方のトランジスタＴｅ（第３図中）またはＴｋ（第２
図および第４図中）の直列回路と反対側の主電極は固定
的に動作電圧源の他方の端子Ｕ。、接地（第３図中）ま
たはＵ。。（第２図および第４図中）と接続されている
。
各結合素子Ｋｉｊのトランジスタ直列回路ＴｋＴｅは差
動増幅器の結合点個別の１つの枝路を形成しており、そ
のそれぞれ他の枝路はそのつどのマトリックス出力線個
別の出力増幅器回路Ａｉにより形成されており、またこ
うして１つの同じ出力線ｚｉに通ずる結合点に共通であ
る。出力増幅器回路Ａｉはそのために、その制御電極で
動作電圧源の前記他方の端子（第３図中のＵ。、接地；
第２図および第４図中のＵＤＩ、）に接続されている第
１のトランジスタＴａｋとその制ｉｔ極で１つの参照電
圧源（第３図中のＵＷＥＢ　　：第２図および第４図中
のＵｌ、）に接続されている第２のトランジスタＴａｅ
との直列回路を有し、この直列回路は一方のトランジス
タＴａｋ（第３図中）またはＴａｅ（第２図および第４
図中）の直列回路と反対側の主電極で付属のマトリック
ス出力線ｚｉに接続されており、またその他方のトラン
ジスタＴａｅ（第３図中）またはＴａｋ（第２図および
第４図中）の直列回路と反対側の、増幅器出力端ａｉに
通ずる主電極は、場合によってはダイオードとして接続
されている負荷トランジスタＴａｌを介して動作電圧源
の前記他方の端子（第３図中のＵＳＳ、接地；第２図お
よび第４図中のＵｏｏ）と接続されている。
その際、第３図と異なり第２図および第４図に示されて
いるように、各結合要素Ｋｉｊのトランジスタ直列回路
Ｔｋ−Ｔｅは、ダイオードとじて接続されている負荷ト
ランジスタＴ１を介して動作電圧源の前記他方の端子（
第３図中のＵ。、接地；第２図および第４図中のＬＪｏ
ｏ）と接続されていてよい。このような負荷トランジス
タはそれぞれ結合要素Ｋｉｊおよび出力増幅器Ａｔによ
り形成される差動増幅器の相応に高い対称性を保証する
が、相応の占有面積の必要性と結び付いている。
この占有面積の必要性は、結合点個別の負荷トランジス
タＴｌ（第２図および第４図中）が省略されれば、無く
なる。ただし、負荷トランジスタＴ１の省略は差動増幅
器のわずかな非対称性と結び付き、従ってまたわずかな
がらより高い信号スパンを必要とする。
第２図および第４図から明らかなように、各結合要素Ｋ
ｉｊのトランジスタ直列回路Ｔｋ−Ｔｅはその入力トラ
ンジスタＴｅでマトリックス出力線ｚｉに接続されてい
てよい。相応の仕方で、その場合、マトリックス出力線
個別の出力増幅器Ａｉのトランジスタ直列回路Ｔａｋ−
Ｔａｅは前記第２のトランジスタＴａｅでマトリックス
出力線ｚｉに接続されている。その際に入力１ランジス
タＴｅは、マトリックス出力線ｚ１から見て、ある程度
まで透過性であり、従ってマトリックス入力線ｓｊ上の
信号状態変化が入力トランジスタＴｅのチャネルキャパ
シタンスを介して、阻止されている結合点Ｋｌｊにおい
てもマトリックス出力線ｚｉに干渉する。
この干渉は、各結合要素Ｋｉｊのトランジスタ直列回路
Ｔｋ−Ｔｅのなかで入力トランジスタ１゛ｅおよびスイ
ッチトランジスタＴｋの順序が交換されているならば、
回避され得る。第３図からも明らかなように、その場合
、各結合要素Ｋｉｊのトランジスタ直列回路Ｔｋ−Ｔｅ
はそのスイッチトランジスタＴｋでマトリックス出力線
ｚｉに接続されており、また相応の仕方で、その場合、
付属のマトリックス出力線個別の出力増幅器Ａｉのトラ
ンジスタ直列回路Ｔａｋ−Ｔａｅは前記第１のトランジ
スタＴａｋでマトリックス出力線ｚｉに接続されている
。
第４図に示されている実施例では、各マトリンクス出力
線（ｚＬ）とならんで、出力増幅器−負荷トランジスタ
（Ｔａ１）の制御電極に通ずる信号線ｄｓｅｌが設けら
れており、この信号線と、当該のマトリックス出力線（
ｚｉ）に接続されている各結合要素（Ｋｉｊ）の負荷ト
ランジスタ（ＴＩ）が、当該の結合要素（ＫＭ）のスイ
ッチトランジスタＴｋと同じくその制御入力端Ｓに接続
されている追加トランジスタＴｋｋを介して接続されて
いる。これによって、それぞれ結合要素（Ｋｉｊ）およ
びマトリックス出力線個別の出力増幅器回路Ａｉにより
形成される差動増幅器の出力増幅器枝路への結合要素枝
路の電流鏡映により、当該の結合要素を介して通過接続
されるディジタル信号の差動シングルエンド変換が達成
され、このことは６ｄＢの信号増幅をもたらすが、相応
の占有面積および消費電力の必要性とも結び付いている
。
第２図ないし第４図に示されているように、それぞれ結
合要素（Ｋｉｊ）および出力増幅器回路（Ａｉ）により
形成され、ある程度まで“分布された゛差動増幅器のな
かで、トランジスタＴｅ、Ｔａｅ、Ｔｉはそのつどの負
荷トランジスタＴａ１および場合によってはＴ１の形式
に対して相補性の形式である。
こうして第２図および第４図によれば負荷トランジスタ
ＴａｌおよびＴ１はｐチャネル形式であり、他方におい
てそのつどの結合要素（Ｋｉｊ）の出力増幅器トランジ
スタＴａｅお゛よびＴａｋ、電流源トランジスタＴｉお
よび人力トランジスタＴｅは（また実施例ではそのつど
のスイッチトランジスタＴｋも）ｎチャネル形式である
。動作電圧源ＯＤＤ　　ｕｓｓは、Ｃ−ＭＯ３回路に対
して通常の、たとえば５■の動作電圧を発してよく、そ
れから、第７図中に示されているように、相応に選定さ
れたトランジスタＴｏ、Ｔｕを有するそれ自体として負
帰還されているインパークの形態の分圧回路により、た
とえば２■の参照電圧Ｕ□、またはたとえば１．２■の
電流源トランジスタＴｉのしきい電圧を少し上回たとえ
ば１．５ｖのバイアス電圧ＵＩＩＩＡ！が導き出されて
いてよい。
第３図によれば出力増幅器負荷トランジスタＴａｔはｎ
チャネル形式であり、他方においてそのつどの結合要素
（Ｋｉｊ）の出力増幅器トランジスタＴａｅおよびＴａ
ｋ、電流源トランジスタＴｉおよび入力トランジスタＴ
ｅは（また実施例ではそのつどのスイッチトランジスタ
Ｔｋも）ｐチャネル形式である。動作電圧１１ＪＸ　Ｕ
　ｎ　ｏ　　Ｕ　−ｓは同じく、Ｃ−ＭＯ３回路に対し
て通常の、たとえば５■の動作電圧を発してよく、それ
から同じく、第７図中に示されているように、それぞれ
分圧回路により、たとえば３Ｖの参照電圧Ｕ　０＋１ま
たはたとえば３．５■の電ン免源トランジスタバイアス
電圧ｕｓａ＋ｓが導き出され得る。
個々の結合要素・・・Ｋｉｊ・・・をできるかぎり小さ
く保ち得るように、“分布された”差動増幅器の増幅率
は比較的小さく保たれる。その場合、出力信号の場合に
よっては必要なその後の増幅のために、マトリックス出
力線個別の出力増幅器回路Ａｉの後にたとえば擬似ｐ−
ＭＯ３またはｎ−ＭＯ３増幅器段が接続されていてよい
が、このことは、本発明の理解のために必要ではないの
で、図面には示されていない。
前記のように、出力増幅器トランジスタＴａｅに対する
参照電圧源は、動作電圧ｉｆ！　Ｕ　ｏ　ｏ　　Ｕ　ｓ
　ｓに接続されている分圧器として作動しそれ自体とし
て負帰還されているインバータにより形成されていてよ
い。ｐチャネルトランジスタＴｏｈよびｎチャネルトラ
ンジスタＴｕにより実現されたこのようなＣ−ＭＯＳイ
ンバータ分圧器回路が第７図に示されている。その際、
分圧器として作動するこのＣ−ＭＯＳインバータの出力
端Ｕ　Ｆ２ａに生ずる参照電圧は両トランジスタＴｏお
よびＴｕの寸法により定められている。
それ自体として負帰還されているＣ−ＭＯＳインバータ
Ｔｐ−Ｔｎ（第８図）のそれぞれ両トランジスタも同一
のトランジスタ寸法を有していてよく、これらのトラン
ジスタは、それぞれ別の負帰還されているＣ−ＭＯＳイ
ンバータ回路Ｔｑ−Ｔｒ−Ｔｓ−Ｔｔ（第８図中）と共
に、それぞれ１つのリング回路を形成し広帯域信号結合
装置の入力端・・・ｅＪ・・・に設けられている人力ド
ライバ回路・・・Ｅｊ・・・を形成する。それ自体とし
て負帰還されている２つのＣ−ＭＯＳインバータのリン
グ回路はそれ自体（ヨーロッパ特許箱Ａ−０２５０９３
３号明細書から）公知である。第８図に示されている実
施例では、その際に前記別のＣ−ＭＯＳインバータ回路
はその両回路枝路のなかにそれぞれ２つのトランジスタ
Ｔｑ−ＴｒまたはＴ　ｓ　−Ｔ　ｔの直列回路を有し、
それらのそれぞれ内側のトランジスタＴｒまたはＴｓは
その制御電極で広帯域信号結合装置の入力端ｅｊと接続
されている。
Ｃ−ＭＯＳインバータＴｐ−Ｔｎの切換しきいは、その
動作電圧源の一方の端子ＵＤＤに接続されているｐチャ
ネルトランジスタＴｐと、その動作電圧源の他方の端子
Ｕ。に接続されているｎチャネルトランジスタＴｎとの
幾何学的寸法により与えられている。上記の切換しきい
は、これらの寸法と第７図のようにＣ−ＭＯＳインバー
タ分圧器回路として構成された１つの参照電圧源の相応
の両トランジスタ（ＴｏおよびＴｕ）の寸法とが一致し
ている際には、この参照電圧源から発せられる参照電圧
と同じである。その結果、動作電圧Ｕ。。−Ｕ。の変動
の際にも、またはテクノロジー的バラメークの変化の際
にも、結合装置入力端ｅｊから広帯域信号結合装置を介
して通過接続されるディジタル信号の高レベルおよび低
レベルは出力増幅器回路Ａｉ（第２図ないし第４図中）
のなかで有効な参照電圧Ｕ、ｌ！ｒ　　（第２図および
第４図中）またはＵｒｅａ　　（第３図および第７図中
）のレベルに対して相対的に広い限界のなかで一定にと
どまる。
その際に、そのつどのレベルの高さは、前記別の（、Ｍ
ＯＳインバータ回路の動作電圧源の端子Ｕ０に接続され
ているｐチャネルトランジスタＴ９と動作電圧源の端子
（Ｊ、ｓに接続されているｎチャスルトランジスタＴｔ
との幾何学的寸法により決定される。結合装置入力端ｅ
ｊに低信号が生ずる際には、その結果として導通してい
るｐチャネルトランジスタＴｒを介して前記別のＣ−Ｍ
ＯＳインバータ回路Ｔｑ−Ｔｒ−Ｔｓ−Ｔｔのｐチャネ
ルトランジスタＴｑが、それ自体として負帰還されてい
るＣ−ＭＯＳインバータＴｐ−Ｔｎのｐチャぶルトラン
ジスタＴｐに並列に接続されており、また結合装置入力
端ｅｊに高信号が生ずる際には、その結果として導通し
ているｎチャネルトランジスタＴｓを介して前記別のＣ
−ＭＯＳインバータ回路Ｔｑ−Ｔｒ−Ｔｓ−Ｔｔのｎチ
ャネルトランジスタＴｔが、それ自体として負帰還され
ているＣ−ＭＯＳインバータＴｐ−Ｔｎのｎチャネルト
ランジスタＴｎに並列に接続されている。
この並列回路はそれぞれ回路点Ｑにおいて有効な分圧比
を変更し、従って、結合装置入力端ｅｊ（第１図および
第８図中）に生ずるディジタル信号のたとえば５■の全
Ｃ−ＭＯ３信号スパンの際に、人力ドライバ回路Ｅｊ　
（第１図および第８図中）の出力端、従ってまた付属の
マトリックス入力線ｓｊ（第１図および第８図中）に生
ずるディジタル信号はその信号スパンをたとえばＩＶの
値に減ぜられる。その際に、第８図からも明らかなよう
に、このディジタル信号は、電圧ホロワ−とじて接続さ
れている差動増幅器ＯＰによりバンファされていてよい
。
本発明により得られる利点は、結合装置が、入力ドライ
ブ回路に対しても、結合点ストリックスに対しても、出
力増幅器回路に対しても、クロック、したがって相応す
るクロック線を必要とせず、全ビット通過接続期間が予
充電用により短縮されることな（、それぞれのビットの
通過接続のためにも利用し得ることとならんで、入力線
がたとえば５Ｖの動作電圧においてたとえば１ｖの非常
に小さい信号スパンで作動し得ることであり、このこと
はマトリックス入力線からマトリックス出力線への信号
結合の相応の減少、従ってまた消費される損失電力の相
応の減少をもたらす。同時に、マトリックス出力線上の
可能な信号スパン減少は予充電用の省略と同じく広帯域
信号結合装置の動作電圧の、電流ピークに起因する擾乱
の減少をももたらす。その他に、本発明により設けられ
ている゛分布された゛差動増幅器は従来の差動増幅器回
路の公知の利点をも有する。
【図面の簡単な説明】
第１図は広帯域信号結合装置の概要回路図、第２図ない
し第８図はその本発明による回路技術的実現の詳細図で
ある。 Ａ１〜Ａｉ＝Ａｍ・・・出力増幅器回路ａ　１〜ａ　ｉ
　Ａ−ａ　ｍ−・出力端ＤＸ・・・行デコーダー ＤＹ・・・列デコーダー Ｅ１〜ＥｊｘＥｎ・・・入力ドライバ回路ｅｌ〜ｅｊＡ
−ｅｎ・・・入力端 Ｈｉｊ・・・保持メモリセル Ｋｆｊ・・・結合要素 ＫＰ　１１〜ＫＰ　ｌ　ｊ−ＫＰｍｎ−・・結合点Ｒｅ
ｇＸ、ＲｅｇＹ・・・入力レジスタｐｖ・・・予充電相 ｐｈ・・・主相 Ｓ・・・出力端、制御入力端 Ｓ１〜５ｊ−ｓｎ・・・マトリックス入力（列）線Ｔｌ
、Ｔａ　１・・・負荷トランジスタＴａｅ、Ｔａｋ・・
・出力増幅器のトランジスタＴｅ・・・人力トランジス
タ Ｔｋ・・・スイッチトランジスタ Ｔｌｐｃ・・・予充電回路 Ｔｏ、Ｔｕ−Ｃ−ＭＯＳインバータ ｒｐｃ・・・クロック信号線 ＵＩ＋１＾５．　Ｕｓａｇｅ”’バイアス電圧Ｕ０゜・
・・予充電電位 Ｕ、□、Ｕｌｌｌ！Ｆ・・・参照電圧 ＵＳＳ・・・動作電圧源 ｘ１〜ｘｉ〜ｘｍ・・・駆動線 ｙ１〜ｙｊ−ｙｎ・・・駆動線 ｚｌ〜ｚｉ−ｚｍ・・・マトリックス出力（行）線 ＩＧ　１

Claims (1)

  1. 【特許請求の範囲】 １）ＦＥＴ技術による結合点マトリックスを有する広帯
    域信号結合装置であって、 その入力端（ｅｊ−ｓｊ）がそれぞれ入力ドライバ回路
    （Ｅｊ）を設けられていてよく、その出力端（ｚｉ−ｓ
    ｉ）がそれぞれ出力増幅器回路を設けられており、 そのそれぞれ保持メモリセル（Ｈｉｊ）により制御され
    る結合要素（Ｋｉｊ）がそれぞれ、その制御電極に通過
    接続または阻止信号を与えられるスイッチトランジスタ
    （Ｔｋ）とその制御電極で付属のマトリックス入力線（
    ｓｊ）に接続されている入力トランジスタ（Ｔｅ）との
    直列回路により形成されており、直列回路は一方のトラ
    ンジスタ（ＴｋまたはＴｅ）の直列回路と反対側の主電
    極で付属のマトリックス出力線（ｚｉ）に接続されてお
    マトリックス出力線（ｚｉ）がトランジスタ（Ｔｉ）を
    介して動作電圧源の一方の端子（Ｕ＿Ｄ＿Ｄ）と接続さ
    れている広帯域信号結合装置において、 他方のトランジスタ（ＴｅまたはＴｋ）の直列回路と反
    対側の主電極が固定的に動作電圧源の他方の端子（Ｕ＿
    ｓ＿ｓ、接地）と接続されており、各結合要素（Ｋｉｊ
    ）のトランジスタ直列回路（Ｔｋ−Ｔｅ）が差動増幅器
    の結合点個別の１つの枝路を形成しており、そのそれぞ
    れ１つの同じ出力線（ｚｉ）に通ずる共通の他の枝路の
    結合点（ＫＰｉｊ）は、その制御電極で動作電圧源の他
    方の端子（Ｕ＿ｓ＿ｓ、接地）に接続されている第１の
    トランジスタ（Ｔａｋ）とその制御電極で参照電圧源（
    Ｕ＿Ｆ＿Ｅ＿Ｒ）に接続されている第２のトランジスタ
    （Ｔａｅ）との直列回路を有するマトリックス出力線個
    別の出力増幅器回路（Ａｉ）により形成されており、出
    力増幅器回路（Ａｉ）は一方のトランジスタ（Ｔａｋま
    たはＴａｅ）の直列回路と反対側の主電極で付属のマト
    リックス出力線（ｚｉ）に接続されており、またその他
    方のトランジスタ（ＴａｅまたはＴａｋ）の直列回路と
    反対側の、増幅器出力端（ａｉ）に通ずる主電極は負荷
    トランジスタ（Ｔａ）を介して動作電圧源の前記他方の
    端子（Ｕ＿ｓ＿ｓ、接地）と接続されていることを特徴
    とする広帯域信号結合装置。 ２）各結合要素（Ｋｉｊ）のトランジスタ直列回路（Ｔ
    ｋ−Ｔｅ）が負荷トランジスタ（Ｔ１）を介して動作電
    圧源の前記他方の端子（Ｕ＿ｓ＿ｓ、接地）と接続され
    ていることを特徴とする請求項１記載の広帯域信号結合
    装置。 ３）各結合要素（Ｋｉｊ）のトランジスタ直列回路（Ｔ
    ｋ−Ｔｅ）がそのスイッチトランジスタ（Ｔｋ）で、ま
    たそのつどの出力増幅器（Ａｉ）のトランジスタ直列回
    路（Ｔａｋ−Ｔａｅ）が前記第１のトランジスタ（Ｔａ
    ｋ）でマトリックス出力線（ｚｉ）に接続されているこ
    とを特徴とする請求項１または２記載の広帯域信号結合
    装置。 ４）各結合要素（Ｋｉｊ）のトランジスタ直列回路（Ｔ
    ｋ−Ｔｅ）がその入力トランジスタ（Ｔｅ）で、またそ
    のつどの出力増幅器（Ａｉ）のトランジスタ直列回路（
    Ｔａｋ−Ｔａｅ）が前記第２のトランジスタ（Ｔａｅ）
    でマトリックス出力線（ｚｉ）に接続されていることを
    特徴とする請求項１または２記載の広帯域信号結合装置
    。 ５）参照電圧源（Ｕ＿Ｆ＿Ｅ＿Ｒ）として、それ自体と
    して負帰還されているＣ−ＭＯＳインバータ（Ｔｏ、Ｔ
    ｕ）が設けられていることを特徴とする請求項１ないし
    ４の１つに記載の広帯域信号結合装置。 ６）マトリックス入力線（ｓｊ）の前に接続されている
    入力ドライバ回路（Ｅｊ）がそれぞれ、同一のトランジ
    スタ寸法を有しまたそれ自体として負帰還されているＣ
    −ＭＯＳインバータ（Ｔｐ、Ｔｎ）により形成されてお
    り、前記Ｃ−ＭＯＳインバータ（Ｔｐ、Ｔｎ）が、それ
    自体として負帰還されている別のＣ−ＭＯＳインバータ
    回路（Ｔｑ、Ｔｒ、Ｔｓ、Ｔｔ）とリング回路を形成し
    ており、この別のＣ−ＭＯＳインバータ回路がその両回
    路枝路にそれぞれ２つのトランジスタ（Ｔｑ、Ｔｒ；Ｔ
    ｓ、Ｔｔ）の１つの直列回路を有し、それらのそれぞれ
    内側のトランジスタ（Ｔｒ；Ｔｓ）がその制御電極で広
    帯域信号結合装置の入力端（ｅｊ）と接続されているこ
    とを特徴とする請求項５記載の広帯域信号結合装置。 ７）Ｃ−ＭＯＳインバータ（Ｔｐ、Ｔｎ）の後に、電圧
    ホロワーとして接続されている差動増幅器（ＯＰ）が接
    続されていることを特徴とする請求項６記載の広帯域信
    号結合装置。
JP1202259A 1988-08-08 1989-08-03 広帯域信号結合装置 Pending JPH0287890A (ja)

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EP88112905.0 1988-08-08
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RU (2) RU2106755C1 (ja)

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EP0354252A1 (de) 1990-02-14
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LU87476A1 (de) 1989-08-30
ATE98076T1 (de) 1993-12-15
EP0354252B1 (de) 1993-12-01
HUT54443A (en) 1991-02-28
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