JPH03219794A - 広帯域信号結合装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＦＥＴ技術による結合点マトリックスを有
する広帯域信号結合装置であって、その入力端がそれぞ
れ１つの入力ドライバ回路を設けられていてよく、その
出力端がそれぞれ１つの出力ドライバ回路を設けられて
いてよく、その際にマトリックス出力線がそれぞれ、ビ
ット通過接続時間スパンを予充電相および本来の通過接
続相に分割するクロック信号により制御される予充電回
路を介して各予充電相で真作動電位の間に位置する予充
ｉｉ位または両作動電位自体の１つに充電可能である広
帯域信号結合装置に関するものである。

〔従来の技術〕

通信技術の最近の開発は、加入者接続線の範囲内の伝送
媒体として光導波路を設け、それを介して特に６４　ｋ
　ｂ　ｉ　ｔ　／　ｓのディジタル電話のような狭帯域
通信サービスも特に１４０　Ｍ　ｂ　ｉ　ｔ　／　ｓの
テレビジラン電話のような広帯域通信サービスも行う狭
帯域および広帯域通信サービスのための総合情報伝送お
よび交換システムに通じており、その際に交換局には（
好ましくは共通の制御装置を有する）狭帯域信号結合装
置および広帯域信号結合装置が並び合って設けられてい
てよい（ドイツ連邦共和国特許第２４２１００２号明細
書）。

１つの（たとえばヨーロッパ特許第Ａｔ−０２６２４７
９号明細書から）公知の広帯域信号結合装置はＦＥＴ技
術による結合点マトリックスであって、その結合要素が
それぞれ、その制御電極に１つの通過接続または阻止信
号を与えられ、１つの主電極で付属のマトリックス出力
線に接続されている１つのスイッチトランジスタにより
形成されており、その際に結合要素がそれぞれ、スイッ
チトランジスタと共に直列回路を形成する予切換トラン
ジスタを有し、予切換トランジスタがその制御電極で付
属のマトリックス入力線に接続されており、またその直
列回路と反対側の主電極が走査トランジスタを介して動
作電圧源の一方の端子と接続されており、その他方の端
子とそのつどのマトリックス出力線が予充電トランジス
タを介して接続されており、またその際に予充電トラン
ジスタおよび走査トランジスタが互いに逆向きにそれぞ
れその制？Ｊ電極に、ビット通過接続時間を予充電相お
よび本来の通過接続相に分割する結合装置駆動クロンク
を与えられており、こうして各予充電相で走査トランジ
スタの阻止状態においてマトリックス出力線が予充電ト
ランジスタを介して少なくとも近位的に、動作電圧源の
前記他方の端子に存在する電位に充電される結合点マト
リックスを有する。

結合要素個別の走査トランジスタまたはマトリックス入
力線またはマトリックス出力線個別の走査トランジスタ
を有し得るこの公知の広帯域信号結合装置は、これらの
走査トランジスタの駆動のために、結合点マトリックス
を通過する固有のクロック線を必要とし、このことは相
応の占有面積を必要とし、またマトリックス出力線の相
応の容量性負荷を必然的に伴う、マトリックス入力線と
マトリックス出力線との間のクロック分配および結合は
十分なノイズイミユニティの保証のためにマトリックス
出力線上に十分に大きい信号振幅を必要とし、このこと
は比較的大きい電力消費と結び付いている。

ヨーロッパ特許出願第８８１１２９０８．４号明細書に
は既に、ＦＥＴ技術による結合点マトリックスを存する
広帯域信号結合装置であって、 その入力端がそれぞれ１つの入力ドライバ回路を設けら
れていてよく、 その出力端がそれぞれ１つの出力増幅器回路を設けられ
ており、 そのそれぞれ１つの保持メモリセルにより制御される結
合要素がそれぞれ、その制御電極に１つの通過接続また
は阻止信号を与えられるスイッチトランジスタとその制
御電極で付属のマトリックス入力線に接続されている入
力トランジスタとの直列回路により形成されており、直
列回路は一方のトランジスタの直列回路と反対側の主電
極で付属のマトリックス出力線に接続されており、また
その際にマトリックス出力線が予充電電位源と予充電回
路を介して接続されており、この予充電回路はアンロッ
キング入力端で、このような予充電相およびその他のビ
ット通過接続時間スパンに分割されるビット通過接続時
間スパンを定める１つの予充電クロック信号のクロック
信号線に接続されており、従ってマトリックス出力線が
各予充電相で１つの予充電電位に充電され、結合装置の
出力線上の信号のスパン制限を行う広帯域信号結合装置
が揚幕されている。そのために、各結合要素の他方のト
ランジスタの前記直列回路と反対側の主電極は作動電圧
源の一方の端子と、制御電極で１つのマトリックス出力
線個別の出力増幅器回路の出力端と接続されているマト
リックス出力線個別のトランジスタを介して接続されて
いる。

出力増幅器回路の出力端における信号状態変化の際にこ
のトランジスタが遮断され、またそれによって出力線の
１つの別の充放電が回避され、それによって出力線上の
信号スパンが制限される。

公知の広帯域信号結合装置では、必要な電力の大部分が
結合点マトリックスの入力線の充放電のために消費され
なければならないという欠点を有する。

〔発明が解決しようとする課題〕

本発明の課題は、入力線上の信号スパンの制限を有する
広帯域信号結合装置を提供することである。

〔課題を解決するための手段〕

この課題は、本発明によれば、冒頭に記載した種類の広
帯域信号−結合装置において、そのつどの入力ドライバ
回路の出力端がしきい値を有する帰還要素を介して入力
ドライバ回路の阻止入力端と接続されており、この阻止
入力端を介して当該の入力ドライバ回路の出力端の充放
電が終了されることを特徴とする広帯域信号結合装置に
より解決される。

入力ドライバ回路がインバータ増幅器により形成され、
その作動電圧端子にトランジスタが挿入され、その制御
電極が入力ドライバ回路の阻止入力端を形成するように
することができる。この構成により、入力ドライバ回路
を特に低コストすることができる。

入力ドライバ回路がＣＭＯＳテクノロジーで構成される
ことは目的にかなっている。この措置により入力ドライ
バ回路が特に簡単に駆動可能である。

帰還要素を複数個のＣＭＯＳインバータ増幅器により形
成することができ、それにより帰還要素がその他の結合
点マトリックスと等しいテクノロジーで構成され、従っ
て容易に集積可能となる。

ＣＭＯＳインバータ増幅器により形成されたこのような
帰還要素のスイッチングしきいは第１のＣＭＯＳインバ
ータ増幅器のスイッチングしきいに関係し、また典型的
に帰還要素に給電する作動電圧の４０％である。

また帰還要素を２つのＣＭＯＳインバータ増幅器から構
成することもできる。それにより帰還要素の出力信号は
帰還要素の入力信号と同相である。

帰還要素はコンパレータにより形成されていてよく、そ
の一方の入力端に参照電圧が、またその他方の入力端に
そのつどの入力ドライバ回路の出力信号が供給される。

これによりしきい電圧を特定の値に固定することができ
る。

帰還要素が高抵抗の抵抗を介して帰還されていることも
可能である。この措置は一方では帰還要素のスイッチン
グしきいの範囲内の増幅率を高め、また他方ではスイッ
チングヒステリシスを小さくする０両作用は帰還要素の
スイッチング挙動を改善する。

本発明の他の特殊、性は以下の図面による本発明の−層
詳細な説明から明らかになろう。

〔実施例〕

第１図には、本発明の理解に必要な範囲で、１つの広帯
域信号結合装置が示されており、その入力線ｅ１・・・
ｅｊはそれぞれ共通のクロック信号Ｔ、、ｃにより制御
されるゲート回路Ｇ１・・・Ｇｊを介して制御され、ま
た入力ドライバ回路巳１・・・Ｅｊは結合点マトリック
スの（マトリックス入力線）列線ｓ１・・・ｓｊと、ま
たこれらは再び列個別の帰還要素Ｒ１・・・Ｒｊを介し
てそれぞれ付属の入力ドライバ回路Ｅの阻止入力０ｆＩ
ｓ′　と接続されている。

結合点マトリックスの（マトリックス入力線）行線ｚ１
・・・ｚｍは一方では共通のクロック信号Ｔ■により制
御される行個別の予充電回路ＰＣＩ・・・ＰＣｍと、ま
た他方では出力ドライバ回路Ａｔ・・・Ａｍを介して同
じく共通のクロック信号ｒ　ｐｃにより制御される保持
メモリ（ラッチＬ１・・・Ｌｍと接続されている。

結合点マトリックスは結合点ＫＰＩＩ・・・ＫＰｍｊを
有し、それらの結合要素は、その結合要素ＫｉＪに対す
る結合点ＫＰｊＪにおいて詳細に示されているように、
それぞれ１つの結合点個別の（結合点ＫＰｉｊにおける
）保持メモリセルＨ１ｊにより制御されていてよく、ま
たその出力＠ｒはそのつどの結合要素（結合点ＫＰｉｊ
におけるＫｉｊ）の制御入力端に通じている。

保持メモリセル・・・Ｈｌｊ・・・は、第１図によれば
、２つの駆動デコーダー、すなわち１つの行デコーダー
ＤＸおよび１つの列デコーダーＤＹにより２つの座標の
なかの相応の駆動線ｘ１・・・Ｘ　ｍ　；　Ｖ　１・・
・ｙＪを介して駆動される。

そのために、第１図から明らかなように、両駆動デコー
ダーＤＸ、ＤＹは入力レジスタＲｅｇＸ。

ＲｅｇＹからそれぞれ、結合点の１つのマトリックス行
または列に共通の結合点打または結合点列アドレスを与
えられていてよく、それによって両駆動デコーダーはそ
れぞれそのつどのアドレスに相応する駆動線にそれぞれ
１つの“１”駆動信号を発する。１つの相応の接続の形
成の際に当該のマトリックス列との当該のマトリックス
行の交叉点において１つの行駆動信号“１′°および１
つの列駆動信号“１”が衝突すると、そこに位置する保
持メモリセル、たとえばメモリセルＨｊＪが能動化され
、その結果として、当該の保持メモリセル（Ｈｉｊ）か
ら制御される結合要素、例では結合要素ＫｉＪが導通状
態になる。

例として考察されている結合要素Ｋｉｊが当該の接続の
解除の際に再び阻止されるように、再び駆動デコーダー
〇Ｘは入力レジスタＲｅｇＸから当該の行アドレスを与
えられ、従って行デコーダーＤＸは再びその出力線ｘｉ
上に１つの行駆動信号“ｌ”を発し、また同時に列デコ
ーダーＤＹはその入力端レジスタＲｅｇＹからたとえば
１つの空アドレスまたは接続されない結合点の１つの列
のアドレスを与えられ、従って列デコーダーＤＹはその
出力線ｙｉ上に１つの列駆動信号“０°゛を発する０行
駆動信号“１”および列駆動信号“０″が衝突すると、
保持メモリセルＨ１ｊはリセットされ、その結果として
、その保持メモリセルにより制御される結合要素Ｋｔｊ
は阻止される。

保持メモリセル・・・Ｈｌｊ・・・はそれ自体公知の仕
方で構成されていてよい、すなわち保持メモリセルは、
たとえばヨーロッパ特許筒Ａｍ０２３８８３４号明細書
から公知でありまた第２図に示されているように、１つ
のｎチャネルトランジスタＴｎｈおよび２つの交叉結合
されたインバータ回路（ＣＭＯＳインバータ回路Ｔｐ′
、Ｔｎ′ＨＴｐ’、Ｔｎ＃）により形成されていてよ（
、その際に１つのインバータ回路は入力側で一方の駆動
デコーダーの付属のデコーダー出力端ｙｊとｎチャネル
トランジスタＴｎｈを介して接続されており、ｎチャネ
ルトランジスタＴｎｈはその制′ａ′に極に他方の駆動
デコーダーの付属のデコーダー出力端ｘｉの出力信号を
与えられており、またその際に１つのインバータ回路は
出力側で付属の結合要素の制御入力端ｒに通じている。

結合要素・・・Ｋｉｊ・・・が回路技術的にどのように
実現されていてよいかが第３図に示されている。

結合要素・・・ＫＩＪ・・・はそれぞれ、その制ｍ＊極
に保持メモリセルから１つの通過接続または阻止信号を
与えられるスイッチトランジスタＴｋとその制ａｍｉｉ
極で付属の（マトリックス入力線）列線Ｓｊに接続され
ている入力トランジスタＴｅとの直列回路により形成さ
れており、直列回路は一方のトランジスタＴｋの直列回
路と反対側の主電極で付属の（マトリックス出力線）行
線ｚｉに接続されている。

その際に（マトリックス出力線）行線ｚｉは予充電回路
ＰＣを介して予充ａｔ位源と接続されており、それから
（マトリックス出力線）行線ｚｉが再動作電位の間に位
置する１つの予充ｉｔ電位に、または両動作電位自体の
１つに充電可能である。

再動作電位の間に位置する１つの予充′ｒ！！ｔｉｔ位
に対する１つの予充ｔｉ位源は特に原理的に（たとえば
ヨーロッパ特許筒Ａ−０２４９８３７号明細書から）公
知の仕方で１つの帰還ＣＭＯＳインバータにより形成さ
れていてよく、それを介してそれぞれ１つのビット通過
接続時間スパンの１つの予充電相で行線が少なくとも近
似的にインバータのしきい値に相当する電位に充電され
る。それに対して、第３図に示されている実施例では（
マトリックス出力＆ｌ＋）行線ｚｉは動作電圧源ＵＤ、
−Ｕ、、の一方の端子（Ｕｏ）と、第３図からも明らか
なようにそれ自体は（たとえばヨーロッパ特許第Ａ−０
２６２４７９号明細書から）公知の仕方で制御電極で予
充電クロック線ｒ　ｐｃに接続されている予充電−トラ
ンジスタＴｉｐｃにより形成されている予充電回路を介
して接続されている。

他方のトランジスタＴｅの直列回路と反対側の主電極は
連続的に、すなわちクロック制御されずに、動作電圧源
Ｕ、、−Ｕ、、の他方の端子（Ｕ３８、接地）と接続さ
れている。

入力ドライバ回路Ｅ１・・・Ｅｊが回路技術的にどのよ
うに実現され得るかは第４図に示されている。

第４図による入力ドライバ回路Ｅは、２つのトランジス
タＴ２、Ｔ３により形成された１つのＣＭＯＳインバー
タにより構成されており、その一方の動作電圧端子は直
接に動作電圧源Ｕ、Ｄ−（Ｊ、、と、また他方の動作電
圧端子はトランジスタＴＩを介して動作電圧源Ｕ＋＋＋
＋−ＵＳＳと接続されている。トランジスタＴ１の制ｗ
ｉｔ極は入力増幅器Ｅの阻止入力端Ｓ′を形成し、トラ
ンジスタＴ２およびＴ３の制御電極の接続点は入力ドラ
イバ回路Ｅの入力端ｅ′を形成し、またトランジスタＴ
２およびＴ３の主電極の接続点はそのつどの列線Ｓと接
続されている入力ドライバ回路Ｅの出力端を形成してい
る。

しきい値を有する帰還要素Ｒ１・・・Ｒｊが回路技術的
にどのように実現され得るかは第５図に示されている。

帰還要素Ｒ１・・・ＲＪはここでは２つのＣＭＯＳイン
バータＩＮＩ、ＩＮ２の１つの連鎖回路により形成され
ており、その際にそのつどの列線Ｓは第１のＣＭＯＳイ
ンバータＩＮＩを形成する相補性トランジスタ対の制御
電極と接続されており、また第１のトランジスタ対の主
電極の接続点は第２のＣＭＯＳインバータＩＮ２を形成
するトランジスタ対の制御電極と接続されている。第２
のトランジスタ対の両生電極の接続点はそのつどの帰還
要素Ｒ１・・・ＲＪの出力端Ｓ′を形成している。

ＣＭＯＳインバータＩＮＩ、ＩＮ２により形成されるこ
のような帰還要素Ｒの特性的なスイッチングしきいは第
１のインバータＩＮＩのしきい電圧ＵＶ、ｌに関係して
おり、帰還要素Ｒに給電する動作電圧の約４０％である
。従って、第５図による帰還要素Ｒに対してはスイッチ
ングしきいは５ｖの動作電圧に対して約２■である。

第５図に示されている帰還要素Ｒ１・・・Ｒｊの実施例
に対して代替的に帰還要素Ｒは第６図のようにたとえば
１つの演算増幅器により与えられていてよいコンパレー
タＫＯＭＰにより形成されていてよく、その非反転入力
端（＋）はそのつどの（マトリックス入力線）列線Ｓと
接続されており、またその反転入力端（−）は参照電圧
源ＵＲの一方の端子と接続されており、その他方の端子
は動作電圧源ＵＤＩｌ−Ｕ、、の端子と接続されている
。コンパレータＫＯＭＰの出力端は入力ドライバ回路Ｅ
の阻止入力端Ｓ′に対する端子を形成している。

このような帰還要素Ｒのスイッチングしきい値Ｕｙｗは
コンパレータＫＯＭＰの反転入力端（−）における電圧
の高さに相当する。

第５図または第６図による帰還要素Ｒは、出力端Ｓ′を
帰還要素Ｒの入力端Ｓと接続し、また−方ではスイッチ
ングしきいの範囲内の増幅率を高め、他方ではスイッチ
ングしきいの小さいヒステリシスを生じさせる高抵抗の
抵抗Ｗにより帰還されていてよい０両作用は帰還要素Ｒ
のスイッチング挙動を改善する。

出力ドライバ回路Ａ１・・・Ａｍは原理的に第５図によ
る帰還要素Ｒと等しい仕方で構成されていてよい。

結合点マトリックスの出力端を形成する保持メモリ　（
ラッチ）Ｌｌ・・・Ｌｍはよく知られており、従ってこ
こで一層詳細に説明する必要はない。

第７図には、２つの相い続くビット通過接続時間スパン
に対して結合点マトリックス（第１図）の１つの入力端
ｅｊ（第１図）から１つの出力端ａｊ（第１図）への１
つの“高°′信号およびそれに続く１つの“低”信号の
伝達が示されている。

各予充電トランジスタ（第３図中のＴｉｐｃ）に与えら
れる相応の（例では“低”信号の）クロック信号Ｔ□（
第７図中の行Ｔ、ｃ）の作用により、クロック信号Ｔ　
ｐｃによりこのような子犬電相ｐｖおよび後続の主相（
第７図中のｐｈ）に分割される１つのビット周期のなか
で各予充電トランジスタ（第３図中のＴｉｐｃ）が導通
しており、従って子犬電相ｐｖの間に（マトリックス出
力線）行線ｚ１・・・ｚｍがそのつどの予充電トランジ
スタ（Ｔｉｐｃ）を介して再動作電位の間に位置する１
つの予充電電位または再動作電位の１つに充電される（
第７図、行ｚ、ａ、ｉｌ線）。

それに続く主相ｐｈ（第７図、下を参照）では例として
１つの“高”クロック信号Ｔ、ｃ（第７図、行Ｔ　ｐｃ
を参照）により予充電トランジスタＴｉｐＣ（第３図中
）が遮断され、同時にマトリックス入力側のゲート回路
Ｇ１・・・Ｇｊがアンロックされる。それにより、結合
マトリックスｅ１・・・ｅＪの入力線に与えられている
信号が例として反転されてそのつどの入力ドライバ回路
Ｅの入力端ｅ′に通過接続される。すなわち、たとえば
入力線ｅＪに与えられている１つの°″高°゛信号（第
７図、行ｅを参照）は１つの“低°゛信号を入力ドライ
バ回路Ｅｊの入力端ｅｊ′に生じさせる（第７図、行り
′参照）。

本発明によれば、入力ドライバ回路Ｅはその出力端と接
続されている、入力ドライバ回路Ｅの入力＠ｅ′に与え
られている１つの（例では“低″）信号に対する（マト
リックス−人力線）列線Ｓを、電荷の流れがトランジス
タＴ１（第４図中）の遮断により中断されるまで充電す
る（第７図、行Ｓ）。

トランジスタＴｌの遮断のために適した信号、例として
”高”信号はその際に第５図または第６図によるしきい
値を有する帰還要素Ｒにより発せられ、そのそのつどの
（マトリックス−人力線）列線Ｓと接続されている入力
端が予め定められたしきい電圧ＵＴＨに達する（第７図
、行ｓ、ｓ’を参照）。

しきい電圧ｕｒｎはその際に、制？１１電極でそのつど
の（マトリックス−人力線）列線Ｓと接続されている入
力トランジスタ（第３図中のＴｅ）が確実に導通状態に
なることが保証されているように選定されている。いま
１つの結合要素に１ｊでそのスイッチ−トランジスタＴ
ｋ（第３図）が制御入力端ｒに与えられている（例では
“高”）通過接続信号（第７図、行ｒを参照）に基づい
て導通状態にあり、従ってまた結合点ＫＰｉｊが通過接
続状態にあると、いま通過接続された結合要素ＫＩｊを
介して（マトリックス入力線）列線Ｓと接続されている
（マトリックス出力線）行線２がトランジスタＴｅおよ
びＴｋを介して動作電圧［Ｕｌｌｌ−ＵＳＳの１つの電
位（例ではＵＳＳ、接地）に向けて放電される。当該の
（マトリックス入力線）列線Ｓに与えられている１つの
信号状態はその際に、その制御入力端ｒからアンロック
されたそのつどの結合点を介して、反転されて通過接続
される（第７図、行ｓＨｚ、ａを参照）。

主相ｐｈの終了時に、出力ドライバ回路Ａｉの出力端ａ
ｔに生ずる“低”信号（第７図、行２、ａを参照）はた
とえば“高”状態から“低”状態に導く予充電クロック
信号ｒ　ｐ　ｃの信号切換により付属のラッチＬｉのな
かに受は渡され、ゲート回路Ｇ１・・・Ｇｊがロックさ
れ、すなわち入力ドライバ回路Ｅのすべての入力端ｅ′
に例では“高゛信号が生じ、それによってすべてのトラ
ンジスタＴ３（第４図）が導通状態に切換えられ、また
それによりすべての（マトリックス入力線）列線Ｓ１・
・・ｓＪが放電され（第７図、行Ｓを参照）、帰還要素
Ｒが基本状態（例では“低”状態）に戻り（第７図、行
Ｓ′を参照）、トランジスタＴＩ（第４図）がそれによ
り導通状態に切換えられる。

後続のビット通過接続時間スパンではいま第７図のよう
に考察されている入力線ｅｊを介して１つの“低°°信
号が伝達される。子犬電相ｐｖでは先ず再びすべての（
マトリックス出力線）行線２１・・・ｚｍが予充電され
る。

続く主相ｐｈでは考察されている結合点（第３図参照）
のなかのスイッチ−トランジスタＴｋが１つの（例では
“高”）制御信号ｒに基づい′て再び通過接続状態にあ
る（第７図１行ｒを参照）。

入力線ｅＪには１つの“低”信号が生じている（第７図
、行ｅを参照）ので、付属の（マトリックス入力線）列
線ｓｊは同じく“低”状態にとどまり、その結果、考察
されている結合点（第３図参照）のなかの入力トランジ
スタＴｅは遮断状態にとどまり、付属の（マトリックス
出力線）行線２１は放電されず、また考察されている出
力線ａｉ上の信号状態は持続しく第７図、行ｚ、ａを参
照）、従ってこの主相ｐｈの終了時に１つの“高”信号
がラッチＬｉに受は渡される。

〔発明の効果〕

本発明によれば、入力線上の信号スパンの厳密な制限が
行われるという利点が得られる。入力線上の信号スパン
の減少は充放電損失の減少に通じ、このことは電流消費
の減少と同じ意味である。電流消費の減少と同時に損失
電力も相応に減少し、選択的に結合要素の実装密度また
はスイッチング頻度の上昇を許す。さらに、′ｒ！ｌ流
消費の減少から電流ピークに起因する広帯域信号結合装
置の作動電圧の障害が減ぜられる。さらに別の利点とし
て、信号スパン制限により隣接する信号路への不利な影
響が減ぜられる。

【図面の簡単な説明】

第１図は本発明による広帯域信号結合装置の概要回路図
、第２図ないし第６図はその回路技術的実現の詳細図、
第７図はそのなかの信号状態を示す図である。 Ａ・・・出力ドライバ回路 ＤＸ・・・行デコーダー ＤＹ・・・列デコーダー Ｅ・・・人力ドライバ回路 ｅｌ−ｅｊ・・・入力線 ６１〜Ｇｊ・・・ゲート回路 Ｈ４ｊ・・・保持メモリセル ＩＮ・・・ＣＭＯＳインバータ増幅器 Ｋｉｊ・・・結合要素 ＫＯＭＰ・・・コンパレータ ＫＰＩ　１−ＫＰｍｊ−結合点 Ｌ１〜Ｌｍ・・・ラッチ ＰＣＩ〜ＰＣｍ・・・予充電回路 ｐｖ・・・子犬電相 ｐｈ・・・主相 Ｒ・・・帰還要素 ＲｅｇＸ、ＲｅｇＹ・・・入力レジスタｒ・・・制御入
力端 Ｓ１〜ｓｊ・・・列線 Ｔｉｐｃ・・・予充電トランジスタ ｒ　ｐｃ・・・クロック信号 ００６％　ｕｓｓ・・・動作電位 ＵＲ・・・参照電圧 Ｗ・・・高抵抗の抵抗 ｘ　Ｉ　Ｎｘｍ、　ｙ　１〜ｙ　ｊ−駆動線２１〜ｚｍ
・・・行線

Claims (1)

1. 【特許請求の範囲】 １）ＦＥＴ技術による結合点マトリックスを有する広帯
   域信号結合装置であって、その入力端（ｅ）がそれぞれ
   １つの入力ドライバ回路（Ｅ）を設けられていてよく、
   その出力端がそれぞれ１つの出力ドライバ回路（Ａ）を
   設けられていてよく、その際にマトリックス出力線（ｚ
   ）がそれぞれ、ビット通過接続時間スパンを予充電相（
   ｐｖ）および本来の通過接続相（ｐｈ）に分割するクロ
   ック信号（ＴＰＣ）により制御される予充電回路（ＰＣ
   ）を介して各予充電相（ｐｖ）で両作動電位（Ｕ＿Ｄ＿
   Ｄ、Ｕ＿Ｓ＿Ｓ）の間に位置する予充電電位または両作
   動電位（Ｕ＿Ｄ＿Ｄ、Ｕ＿Ｓ＿Ｓ）自体の１つに充電可
   能である広帯域信号結合装置において、そのつどの入力
   ドライバ回路（Ｅ）の出力 端（ｓ）がしきい値を有する帰還要素（Ｒ）を介して入
   力ドライバ回路（Ｅ）の阻止入力端（ｓ′）と接続され
   ており、この阻止入力端を介して当該の入力ドライバ回
   路（Ｅ）の出力端（ｓ）の充放電が終了されることを特
   徴とする広帯域信号結合装置。 ２）入力ドライバ回路（Ｅ）がインバータ増幅器により
   形成されており、その作動電圧端子にトランジスタが挿
   入されており、その制御電極が入力ドライバ回路（Ｅ）
   の阻止入力端（ｓ′）を形成していることを特徴とする
   請求項１記載の広帯域信号結合装置。 ３）入力ドライバ回路（Ｅ）がＣＭＯＳテクノロジーで
   構成されていることを特徴とする請求項２記載の広帯域
   信号結合装置。 ４）帰還要素（Ｒ）が複数個のＣＭＯＳインバータ増幅
   器（ＩＮ）により形成されていることを特徴とする請求
   項１ないし３の１つに記載の広帯域信号結合装置。 ５）帰還要素（Ｒ）が２つのＣＭＯＳインバータ増幅器
   （ＩＮ）により形成されていることを特徴とする請求項
   ４記載の広帯域信号結合装置。 ６）帰還要素（Ｒ）がコンパレータ（ＫＯＭＰ）により
   形成されており、その一方の入力端に参照電圧（ＵＲ）
   が、またその他方の入力端にそのつどの入力ドライバ回
   路（Ｅ）の出力信号（ｓ）が供給されることを特徴とす
   る請求項１ないし３の１つに記載の広帯域信号結合装置
   。 ７）帰還要素（Ｒ）が高抵抗の抵抗（Ｗ）を介して帰還
   されていることを特徴とする請求項４ないし６の１つに
   記載の広帯域信号結合装置。